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数字电路基础(全部)ppt课件_图文

数字电路基础
学习要点: ? 二进制、二进制与十进制的相互转换 ? 逻辑代数的公式与定理、逻辑函数化简 ? 基本逻辑门电路的逻辑功能

第1章 数字电子技术基础
1.1 数字电子技术基础 1.2 数制与编码 1.3 逻辑代数基础 1.4 逻辑函数的化简 1.5 逻辑函数的表示方法及其相互转换 1.6 门电路 退出

1.1 数字电路概述
1.1.1 数字信号与数字电路 1.1.2 数字电路的特点与分类
退出

1.1.1 数字信号与数字电路

模拟信号:在时间上和 数值上连续的信号。
u

数字信号:在时间上和 数值上不连续的(即离 散的)信号。
u

t
模拟信号波形
对模拟信号进行传输、 处理的电子线路称为 模拟电路。

t
数字信号波形
对数字信号进行传输、 处理的电子线路称为 数字电路。

1.1.2 数字电路的的特点与分类
1、数字电路的特点
(1)工作信号是二进制的数字信号,在时间上和 数值上是离散的(不连续),反映在电路上就是 低电平和高电平两种状态(即0和1两个逻辑值)。
(2)在数字电路中,研究的主要问题是电路的逻 辑功能,即输入信号的状态和输出信号的状态之 间的关系。
(3)对组成数字电路的元器件的精度要求不高, 只要在工作时能够可靠地区分0和1两种状态即可。

2、数字电路的分类
(1)按集成度分类:数字电路可分为小规模(SSI,每 片数十器件)、中规模(MSI,每片数百器件)、大规模 (LSI,每片数千器件)和超大规模(VLSI,每片器件数 目大于1万)数字集成电路。集成电路从应用的角度又可 分为通用型和专用型两大类型。
(2)按所用器件制作工艺的不同:数字电路可分为双极型 (TTL型)和单极型(MOS型)两类。
(3)按照电路的结构和工作原理的不同:数字电路可分为组 合逻辑电路和时序逻辑电路两类。组合逻辑电路没有记忆功 能,其输出信号只与当时的输入信号有关,而与电路以前的 状态无关。时序逻辑电路具有记忆功能,其输出信号不仅和 当时的输入信号有关,而且与电路以前的状态有关。

本节小结
数字信号的数值相对于时间的变 化过程是跳变的、间断性的。对数 字信号进行传输、处理的电子线路 称为数字电路。模拟信号通过模数 转换后变成数字信号,即可用数字 电路进行传输、处理。

1. 2 数制与编码
1.2.1 数制 1.2.2 数制转换
1.2.3 编码 退出

1.2.1 数制
(1)进位制:表示数时,仅用一位数码往往不够用,必 须用进位计数的方法组成多位数码。多位数码每一位的 构成以及从低位到高位的进位规则称为进位计数制,简 称进位制。
(2)基 数:进位制的基数,就是在该进位制中可能用到 的数码个数。
(3) 位 权(位的权数):在某一进位制的数中,每一位 的大小都对应着该位上的数码乘上一个固定的数,这个固 定的数就是这一位的权数。权数是一个幂。

1、十进制 数码为:0~9;基数是10。 运算规律:逢十进一,即:9+1=10。 十进制数的权展开式:
5×103=5000 5×102= 500

5×101= 50

5×100=





5555

=5555

同样的数码在不同的数 位上代表的数值不同。

103、102、101、100称 为十进制的权。各数 位的权是10的幂。
任意一个十进制数都 可以表示为各个数位 上的数码与其对应的 权的乘积之和,称权 展开式。

即:(5555)10=5×103 +5×102+5×101+5×100 又如:(209.04)10= 2×102 +0×101+9×100+0×10-1+4 ×10-2

2、二进制
数码为:0、1;基数是2。 运算规律:逢二进一,即:1+1=10。 二进制数的权展开式: 如:(101.01)2= 1×22 +0×21+1×20+0×2-1+1 ×2
-2 =(5.25)10

各数位的权是2的幂

二进制数只有0和1两个数码,它的每一位都可以用电子元 件来实现,且运算规则简单,相应的运算电路也容易实现。

运算 规则

加法规则:0+0=0,0+1=1,1+0=1,1+1=10 乘法规则:0.0=0, 0.1=0 ,1.0=0,1.1=1

3、八进制

数码为:0~7;基数是8。

运算规律:逢八进一,即:7+1=10。

八进制数的权展开式:

如:(207.04)10= 2×82 +0×81+7×80+0×8-1+4 ×8

-2

=(135.0625)10

4、十六进制

各数位的权是8的幂

数码为:0~9、A~F;基数是16。 运算规律:逢十六进一,即:F+1=10。 十六进制数的权展开式: 如:(D8.A)2= 13×161 +8×160+10 ×16-1=(216.625)10

各数位的权是16的幂

结论
①一般地,N进制需要用到N个数码,基数是N;运算 规律为逢N进一。
②如果一个N进制数M包含n位整数和m位小数,即 (an-1 an-2 … a1 a0 ·a-1 a-2 … a-m)2
则该数的权展开式为: (M)2 = an-1×Nn-1 + an-2 ×Nn-2 + … +a1×N1+ a0 ×N0
+a-1 ×N-1+a-2 ×N-2+… +a-m×N-m ③由权展开式很容易将一个N进制数转换为十进制数。

十进制数
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

几种进制数之间的对应关系

二进制数
00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111

八进制数
0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17

十六进制数
0 1 2 3 4 5 6 7 8 9 A B C D E F

1.2.2 数制转换
将N进制数按权展开,即可以转换为十进制数。 1、二进制数与八进制数的相互转换
(1)二进制数转换为八进制数: 将二进制数由小数点开始, 整数部分向左,小数部分向右,每3位分成一组,不够3位补 零,则每组二进制数便是一位八进制数。
0 0 1 1 0 1 0 1 0 . 0 1 0 = (152.2)8
(2)八进制数转换为二进制数:将每位八进制数用3位二进
制数表示。
(374.26)8 = 011 111 100 . 010 110

2、二进制数与十六进制数的相互转换
二进制数与十六进制数的相互转换,按照每4位二进制数 对应于一位十六进制数进行转换。
0 0 0 1 1 1 0 1 0 1 0 0 . 0 1 1 0 = (1E8.6)16 (AF4.76)16 = 1010 1111 0100 . 0111 0110
3、十进制数转换为二进制数
采用的方法 — 基数连除、连乘法 原理:将整数部分和小数部分分别进行转换。
整数部分采用基数连除法,小数部分 采用基数连乘法。转换后再合并。

整数部分采用基数连除法, 先得到的余数为低位,后 得到的余数为高位。

小数部分采用基数连乘法, 先得到的整数为高位,后 得到的整数为低位。

2 44

余数

2 22 ……… 0=K0 2 11 ……… 0=K1 2 5 ……… 1=K2 2 2 ……… 1=K3 2 1 ……… 0=K4
0 … … …  1= K5

低位 高位

0.375

×2

整数

0.750 … … … 0=K- 1 0.750

×2

1.500 … … … 1=K- 2 0.500

×2

1.000 … … … 1=K- 3

所以:(44.375)10=(101100.011)2

高位 低位

采用基数连除、连乘法,可将十进制数转换为任意的N进制数。

1.2.3 编码
数字系统只能识别0和1,怎样才能表示更多的数码、符 号、字母呢?用编码可以解决此问题。
用一定位数的二进制数来表示十进制数码、字母、符 号等信息称为编码。
用以表示十进制数码、字母、符号等信息的一定位数的 二进制数称为代码。
二-十进制代码:用4位二进制数b3b2b1b0来表示十进 制数中的 0 ~ 9 十个数码。简称BCD码。
用四位自然二进制码中的前十个码字来表示十进制数码, 因各位的权值依次为8、4、2、1,故称8421 BCD码。
2421码的权值依次为2、4、2、1;余3码由8421码加0011 得到;格雷码是一种循环码,其特点是任何相邻的两个码字, 仅有一位代码不同,其它位相同。

十进制数
0 1 2 3 4 5 6 7 8 9 权

8421 码
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 8421

常用 BCD 码
余 3 码 格雷码 0011 0000 0100 0001 0101 0011 0110 0010 0111 0110 1000 0111 1001 0101 1010 0100 1011 1100 1100 1101

2421 码
0000 0001 0010 0011 0100 1011 1100 1101 1110 1111 2421

5421 码
0000 0001 0010 0011 0100 1000 1001 1010 1011 1100 5421

本节小结
日常生活中使用十进制,但在计算机中基 本上使用二进制,有时也使用八进制或十六进 制。利用权展开式可将任意进制数转换为十进 制数。将十进制数转换为其它进制数时,整数 部分采用基数除法,小数部分采用基数乘法。 利用1位八进制数由3位二进制数构成,1位十六 进制数由4位二进制数构成,可以实现二进制数 与八进制数以及二进制数与十六进制数之间的 相互转换。
二进制代码不仅可以表示数值,而且可以 表示符号及文字,使信息交换灵活方便。BCD 码是用4位二进制代码代表1位十进制数的编码, 有多种BCD码形式,最常用的是8421 BCD码。

1.3 逻辑代数基础
1.3.1 逻辑代数的基本概念 1.3.2 逻辑代数的公式、定理和规则
1.3.3 逻辑函数的表达式 退出

逻辑代数是按一定的逻辑关系进行运算的代数,是分 析和设计数字电路的数学工具。在逻辑代数,只有0和1 两种逻辑值,有与、或、非三种基本逻辑运算,还有与或、 与非、与或非、异或几种导出逻辑运算。
逻辑是指事物的因果关系,或者说条件和结果的关系, 这些因果关系可以用逻辑运算来表示,也就是用逻辑代数 来描述。
事物往往存在两种对立的状态,在逻辑代数中可以抽 象地表示为 0 和 1 ,称为逻辑0状态和逻辑1状态。
逻辑代数中的变量称为逻辑变量,用大写字母表示。 逻辑变量的取值只有两种,即逻辑0和逻辑1,0 和 1 称为 逻辑常量,并不表示数量的大小,而是表示两种对立的逻 辑状态。

1.3.1 基本逻辑运算

1、与逻辑(与运算)
与逻辑的定义:仅当决定事件(Y)发生的所有条件 (A,B,C,…)均满足时,事件(Y)才能发生。表达 式为:
Y=ABC…
开关A,B串联控制灯泡Y

A

B

E

Y

电路图
L= AB

A E

B Y

A E

B Y

A、B都断开,灯不亮。

A

B

E

Y

A断开、B接通,灯不亮。

A

B

E

Y

A接通、B断开,灯不亮。

A、B都接通,灯亮。

两个开关必须同时接通, 灯才亮。逻辑表达式为:

Y=AB

功能表

开关 A 开关 B 灯 Y

断开 断开



断开 闭合



闭合 断开



闭合 闭合



实现与逻辑的电路 称为与门。与门的 逻辑符号:

将开关接通记作1,断开记作0; 灯亮记作1,灯灭记作0。可以作 出如下表格来描述与逻辑关系:

A

BY

0

00



0

10



1

00



1

11

这种把所有可能的条件组合及其对应 结果一一列出来的表格叫做真值表。
逻辑符号

A B

& YY=AB

2、或逻辑(或运算)
或逻辑的定义:当决定事件(Y)发生的各 种条件(A,B,C,…)中,只要有一个或多个 条件具备,事件(Y)就发生。表达式为:
Y=A+B+C+… 开关A,B并联控制灯泡Y
A

B

E

Y

电路图
L= AB

A

A

B

E

Y

A、B都断开,灯不亮。
A

B

E

Y

A断开、B接通,灯亮。
A

B

B

E

Y

E

Y

A接通、B断开,灯亮。

A、B都接通,灯亮。

两个开关只要有一个接通, 灯就会亮。逻辑表达式为:

Y=A+B

功能表

开关 A 开关 B

灯Y

断开

断开



断开

闭合



闭合

断开



闭合

闭合



真值表

A

B

Y

0

00

0

11

1

01

1

11

实现或逻辑的电 路称为或门。或 门的逻辑符号:

逻辑符号

A

≥1 Y=A+B

B

3、非逻辑(非运算)
非逻辑指的是逻辑的否定。当决定事件 (Y)发生的条件(A)满足时,事件不发 生;条件不满足,事件反而发生。表达式为:
Y=A
开关A控制灯泡Y

R

E

AY

电路图

R

E

AY

R

E

AY

A断开,灯亮。

功 开关 A

灯Y

能 断开



表 闭合



实现非逻辑的电 路称为非门。非 门的逻辑符号:

A接通,灯灭。

A

Y真

0

1值

1

0表

逻辑符号
A 1 Y=Y A

4、常用的逻辑运算

(1)与非运算:逻辑表达式为: Y AB

A

BY

0

01

A

&

Y

0

11

B

1

01

1

10

与非门的逻辑符号

真值表

L=A+B

(2)或非运算:逻辑表达式为:YAB

A

BY

0

01

0

10

1

00

1

10

真值表

A

≥1

Y

B

或非门的逻辑符号

L=A+B

(3)异或运算:逻辑表达式为: YA BA BA B

A

BY

0

00

0

11

A

=1

Y

B

1

01

1

10

异或门的逻辑符号

真值表

L=A+B
(4) 与或非运算:逻辑表达式为: YABCD

A

& ≥1

B

Y

C

D

与或非门的逻辑符号

A

&

B

≥1 Y

C

&

D

与或非门的等效电路

5、逻辑函数及其相等概念
(1)逻辑表达式:由逻辑变量和与、或、非3种运算符 连接起来所构成的式子。在逻辑表达式中,等式右边的字母 A、B、C、D等称为输入逻辑变量,等式左边的字母Y称为 输出逻辑变量,字母上面没有非运算符的叫做原变量,有非 运算符的叫做反变量。
(2)逻辑函数:如果对应于输入逻辑变量A、B、 C、…的每一组确定值,输出逻辑变量Y就有唯一确定的值, 则称Y是A、B、C、…的逻辑函数。记为
Yf(A ,B ,C ,)
注意:与普通代数不同的是,在逻辑代数中,不管是变 量还是函数,其取值都只能是0或1,并且这里的0和1只表示两 种不同的状态,没有数量的含义。

(3)逻辑函数相等的概念:设有两个逻辑函数
Y 1 f ( A ,B , C , ) Y 2 g ( A ,B , C , )
它们的变量都是A、B、C、…,如果对应于变量A、B、 C、…的任何一组变量取值,Y1和Y2的值都相同,则称Y1和Y2 是相等的,记为Y1=Y2。
若两个逻辑函数相等,则它们的真值表一定相同;反之, 若两个函数的真值表完全相同,则这两个函数一定相等。因此, 要证明两个逻辑函数是否相等,只要分别列出它们的真值表, 看看它们的真值表是否相同即可。
证明等式: ABAB
A B AB AB A B A+B 0 0 0 1 11 1 0 1 0 1 10 1 1 0 0 1 01 1 1 1 1 0 00 0

1.3.2 逻辑代数的公式、定理和规则

1、逻辑代数的公式和定理

(1)常量之间的关系
与 运 算 : 0 0 0 0 1 0 1 0 0 1 1 1 或 运 算 : 0 0 0 0 1 1 1 0 1 1 1 1

非运算:1 0
(2)基本公式

0 1

0-1律 : A A 10 AA

A11 A00

分别令A=0及 A=1代入这些

互 补 律 : A A 1A A 0 公式,即可证

等 幂 律 : A A A A A A 明它们的正确

双 重 否 定 律 : AA

性。

(3)基本定理
交换律:A ABBBB AA

利用真值表很容易证 明这些公式的正确性。 如证明A·B=B·A:

结 合 律 : ((A A B B ))C C AA (B (C B )C )

A 0 0

分 配 律 : A A (B B C C ) (A A B B ) (A A C C ) 11

B A.B B.A
00 0 10 0 00 0 11 1

反 演 律 ( 摩 根 定 律 ) : A.BAB ABAB

证明分配率:A+BA=(A+B)(A+C)

证明:

(A+B)(A+C)=AA+AB+AC+BC

分配率 A(B+C)=AB+AC

=A+AB+AC+BC =A(1+B+C)+BC =A+BC

等幂率AA=A 分配率
A(B+C)=AB+AC
0-1率A+1=1

(4)常用公式

还 原 律 : ABABA (AB)(AB)A

吸 收 率 : A A (A A B B ) A A

A (A B ) A B A A B A B

证 明 : A A B (A A )A ( B )A+BC=分(A配+B率)(A+C)

1(AB) 互补率A+A=1

AB

0-1率A·1=1

冗余律:ABACBCABAC

证 明 : A B A C BC
A BAC(AA)BC互补率A+A=1
A B A C AB A B CC分配率
A(1 B C )A C (1B ) A(B+C)=AB+AC

ABAC

0-1率A+1=1

2、逻辑代数运算的基本规则

(1)代入规则:任何一个含有变量A的等式,如果将所有出 现A的位置都用同一个逻辑函数代替,则等式仍然成立。这个规 则称为代入规则。
例如,已知等式 ABAB,用函数Y=AC代替等式中
的A,根据代入规则,等式仍然成立,即有:
(A)B C A C BABC

(2)反演规则:对于任何一个逻辑表达式Y,如果将表达式 中的所有“·”换成“+”,“+”换成“·”,“0”换成“1”,“1” 换成“0”,原变量换成反变量,反变量换成原变量,那么所得 到的表达式就是函数Y的反函数Y(或称补函数)。这个规则称 为反演规则。例如:

YA BC D E

Y(AB )C (D E )

YABCD E

YABCDE

(3)对偶规则:对于任何一个逻辑表达式Y,如果将表达式中 的所有“·”换成“+”,“+”换成“·”,“0”换成“1”,“1” 换成“0”,而变量保持不变,则可得到的一个新的函数表达式
Y',Y'称为函Y的对偶函数。这个规则称为对偶规则。例如:

YA BC D E

Y (A B )C ( D E )

YABCD E

Y A B C D E

对偶规则的意义在于:如果两个函数相等,则它们的对偶函 数也相等。利用对偶规则,可以使要证明及要记忆的公式数目减少 一半。例如:

ABABA

(AB)(AB)A

A(BC)A BAC

A B C (A B )A ( C )

注意:在运用反演规则和对偶规则时,必须按照逻辑运算 的优先顺序进行:先算括号,接着与运算,然后或运算,最后非 运算,否则容易出错。

1.3.3 逻辑函数的表达式
一个逻辑函数的表达式可以有与或表达式、或与表达式、 与非-与非表达式、或非-或非表达式、与或非表达式5种表示 形式。
(1)与或表达式:Y AB AC (2)或与表达式:Y (A B)(A C)
(3)与非-与非表达式:Y AB AC
(4)或非-或非表达式:Y A B AC (5)与或非表达式:Y AB AC
一种形式的函数表达式相应于一种逻辑电路。尽管一个 逻辑函数表达式的各种表示形式不同,但逻辑功能是相同的。

1、逻辑函数的最小项及其性质
(1)最小项:如果一个函数的某个乘积项包含了函数的 全部变量,其中每个变量都以原变量或反变量的形式出现,且 仅出现一次,则这个乘积项称为该函数的一个标准积项,通常 称为最小项。
3个变量A、B、C可组成8个最小项:
A B C 、 A B C 、 A B C 、 A B 、 A B C C 、 A B C 、 A C 、 B AB
(2)最小项的表示方法:通常用符号mi来表示最小项。下 标i的确定:把最小项中的原变量记为1,反变量记为0,当变量 顺序确定后,可以按顺序排列成一个二进制数,则与这个二进 制数相对应的十进制数,就是这个最小项的下标i。
3个变量A、B、C的8个最小项可以分别表示为:
m 0ABC 、 m 1ABC 、 m 2AB C 、 m 3ABC
m 4A BC 、 m 5A BC 、 m 6AC B 、 m 7ABC

(3)最小项的性质:
3 变A量BC全部最小项的真值A表BC A B C m0 m1 m2 m3 m4 m5 m6 m7 000 1 0 0 0 0 0 0 0 001 0 1 0 0 0 0 0 0 010 0 0 1 0 0 0 0 0 011 0 0 0 1 0 0 0 0 100 0 0 0 0 1 0 0 0 101 0 0 0 0 0 1 0 0 110 0 0 0 0 0 0 1 0 111 0 0 0 0 0 0 0 1
①任意一个最小项,只有一组变量取值使其值为1。
②任意两个不同的最小项的乘积必为0。
③全部最小项的和必为1。

2、逻辑函数的最小项表达式 任何一个逻辑函数都可以表示成唯一的一组最小项之和,称 为标准与或表达式,也称为最小项表达式 对于不是最小项表达式的与或表达式,可利用公式A+A=1 和A(B+C)=AB+BC来配项展开成最小项表达式。
Y A BC
A(B B)(C C) (A A)BC
ABC ABC ABC ABC ABC ABC
ABC ABC ABC ABC ABC m0 m1 m2 m3 m7
m(0,1,2,3,7)

如果列出了函数的真值表,则只要将函数值为1的那些最小 项相加,便是函数的最小项表达式。

ABC Y
000 0 001 1 010 1 011 1 100 0 101 1 110 0 111 0

最小项
m0 m1 m2 m3 m4 m5 m6 m7

m1=ABC m1=ABC m3=ABC m5=ABC

Y m 1 m 2 m 3 m 5 m (1 ,2 ,3 ,5 )

A B C A B C A B C A B C
将真值表中函数值为0的那些最小项相加,便可得到 反函数的最小项表达式。

本节小结
逻辑代数是分析和设计数字电路的重 要工具。利用逻辑代数,可以把实际逻 辑问题抽象为逻辑函数来描述,并且可 以用逻辑运算的方法,解决逻辑电路的 分析和设计问题。
与、或、非是3种基本逻辑关系,也 是3种基本逻辑运算。与非、或非、与或 非、异或则是由与、或、非3种基本逻辑 运算复合而成的4种常用逻辑运算。
逻辑代数的公式和定理是推演、变 换及化简逻辑函数的依据。

1.4 逻辑函数的化简
1.4.1 逻辑函数的最简表达式 1.4.2 逻辑函数的公式化简法 1.4.3 逻辑函数的图形化简法 1.4.4 含随意项的逻辑函数的化简
退出

逻辑函数化简的意义:逻辑表达式越简单,实现它 的电路越简单,电路工作越稳定可靠。
1.4.1 逻辑函数的最简表达式
1、最简与或表达式
乘积项最少、并且每个乘积项中的变量也最少的与或 表达式。

YABEABACACEBCBCD

ABACBC

ABAC

最简与或表达式

2、最简与非-与非表达式
非号最少、并且每个非号下面乘积项中的变量也最少的与非 -与非表达式。
②用摩根定律去
Y A B A C A B A C A B A C 掉下面的非号
①在最简与或表达式的基础上两次取反

3、最简或与表达式 括号最少、并且每个括号内相加的变量也最少的或与表达式。

YABAC
①求出反函数的 最简与或表达式
YABAC(AB)(AC) ABACBCABAC

②利用反演规则写出函 数的最简或与表达式
Y(AB)A ( C)

4、最简或非-或非表达式

非号最少、并且每个非号下面相加的变量也最少的或非-或 非表达式。

YABAC(AB)(AC)

①求最简或非-或非表达式

(AB)(AC)ABAC

③用摩根定律去 掉下面的非号

②两次取反

5、最简与或非表达式

非号下面相加的乘积项最少、并且每个乘积项中相乘的变量

也最少的与或非表达式。

面去②

Y A B A C A B A C A B AC的非

掉 大

用 摩

号非根

①求最简或非-或非表达式

号定 下律

1.4.2 逻辑函数的公式化简法

逻辑函数的公式化简法就是运用逻辑代数的基本公式、定 理和规则来化简逻辑函数。

1、并项法

利用公式A+A=1,将两项合并为一项,并消去一个变量。

运用分配律

变并相和包

Y1ABA C B CBC(AA)B CBC

量成同反含 的一时变同若

B CBCB(CC)B

因项,量一两 子,则,个个

运用分配律

。并这而因乘 消两其子积

Y2ABA C BACABA C (BC) ABA C BC A(BC B)C A

去项他的项 互可因原中 为以子变分

反合都量别

运用摩根定律

2、吸收法

(1)利用公式A+AB=A,消去多余的项。

是另项是

Y 1 A B A B( C E F ) D A B

多外的另

运用摩根定律 余 一 因 外 如

的个子一果

。乘,个乘

Y2ABC D AB D ABC A D D B (AA)D (BBC )D AB

积则乘积 项这积项

(2)利用公式A+AB=AB,消去多余的变量。

Y AB A C B C AB ( A B )C AB AB C AB C

Y AB C AC D BC D AB C C (A B)D AB C (A B)D AB C ABD AB C D

因项的

子 是 多 余 的 。

的 因 子 , 则 这 个

反 是 另 一 个 乘 积

如 果 一 个 乘 积 项

3、配项法 (1)利用公式A=A(B+B),为某一项配上其所缺的变 量,以便用其它方法进行化简。
Y AB BC BC AB AB BC (A A)BC AB(CC) AB BC ABC ABC ABC ABC AB(1C) BC(1 A) AC(B B) AB BC AC
(2)利用公式A+A=A,为某项配上其所能合并的项。
YABC AC BABCABC (ABC AC B)(ABC ABC)(ABC AB)C A BAC BC

4、消去冗余项法 利用冗余律AB+AC+BC=AB+AC, 将冗余项BC消去。
Y1 ABACADECD AB (ACCD ADE) AB ACCD
Y2ABBCAC (DE FG ) ABBC

例:化简函数
Y ( B D )B ( D A G )C ( E )C ( G )A ( E G )
解:①先求出Y的对偶函数Y',并对其进行化简。
YBDBDAC GE CGAEG BDCE CG
②求Y'的对偶函数,便得Y的最简或与表达式。
Y(BD )C (E )C (G )

1.4.3 逻辑函数的图形化简法

逻辑函数的图形化简法是将逻辑函数用卡诺图来表示,利 用卡诺图来化简逻辑函数。

1、卡诺图的构成

将逻辑函数真值表中的最小项重新排列成矩阵形式,并且使 矩阵的横方向和纵方向的逻辑变量的取值按照格雷码的顺序排列, 这样构成的图形就是卡诺图。

邻最 最 每 小小个 项项 2 与有变 它两量 相个的

A

AB

B

0 1C

0 m0 m2

0

1 m1 m3

1

2变量卡诺图

邻最 最 每

00 01 11 10 小 小 个

m0

m2

m6

m4

项项 3 与有变

m1

m3

m7

m5

它3量 相个的

3变量卡诺图

卡诺图的特点是任意两个相邻的最小项在图中也是相邻的。

(相邻项是指两个最小项只有一个因子互为反变量,其余因子均 相同,又称为逻辑相邻项) 。

每个4变量的最小项有4个最小项与它相邻

项最最 也右左 是列列 相的的 邻相最 的应小
最项 小与

AB

CD

00 01 11 10

00 m0

m4

m12 m8

01 m1

m5

m13 m9

11 m3

m7

m15 m11

10 m2

m6

m14 m10

4 变量卡诺图

邻相项最 的应与上
最最面 小下一 项面行 也一的 是行最 相的小

两个相邻最小项可以合并消去一个变量
A B C A B C A B (C C ) A B

AC D B A B C D A C D
逻辑函数化简的实质就是相邻最小项的合并

2、逻辑函数在卡诺图中的表示
(1)逻辑函数是以真值表或者以最小项表达式给出:在卡诺 图上那些与给定逻辑函数的最小项相对应的方格内填入1,其余 的方格内填入0。
Y ( A ,B ,C ,D ) m ( 1 ,3 ,4 ,6 ,7 , 1 , 1 , 1 1 ) 4 5

AB

CD

00

01

11

10

00

0

1

0

0

m4

m1

01

1

0

0

0

m3

11

1

1

1

1

m11

10

0

1

1

0

m6 m7

m14

m15

(2)逻辑函数以一般的逻辑表达式给出:先将函数变换为与或 表达式(不必变换为最小项之和的形式),然后在卡诺图上与每 一个乘积项所包含的那些最小项(该乘积项就是这些最小项的公 因子)相对应的方格内填入1,其余的方格内填入0。

Y(AD)(BC) 或变 表换 达为 式与
YADBC
说明:如果求得 了函数Y的反函数Y, 则对Y中所包含的各 个最小项,在卡诺图 相应方格内填入0,其 余方格内填入1。

AB CD
00 01 11 10

AD的公因子

00

01

11

10

1

1

0

0

0

0

0

0

1

0

0

1

1

1

0

1

BC的公因子

3、卡诺图的性质
(1)任何两个(21个)标1的相邻最小项,可以合并为一项, 并消去一个变量(消去互为反变量的因子,保留公因子)。

AB C
0 1
AB CD
00 01 11 10

00

01

11

10

1

0

0

1

0

1

1

0

ABCABC BC

ABCABC BC

00

01

11

10

0

1

0

0

0

0

0

1 ABCDABCD

0

0

0

1 ABD

0

1

0

0

ABCDABD CABD

(2)任何4个(22个)标1的相邻最小项,可以合并为一项, 并消去2个变量。

AB

C

00

01

11

10 ABCABCABCABC

0

1

1

1

1 (ABABABAB)C

1

0

1

1

0 C

A B C A B A C C A B ( A B C A C C A C A ) B B C

AB

CD

00

01

11

10

00 0

1

0

0

01 1

1

1

1 CD

11 0

1

1

0

10 0

1

0

0

AB

AB CD

00 01 11 10

00 0

1

1

0

01 1

0

0

1

11 1

0

0

1 AD

10 0

1

1

0

BD

AB CD

00 01 11 10

00 1

0

0

1

01 0

1

1

0

11 0

1

1

0

10 1

0

0

1

BD

BD

(3)任何8个(23个)标1的相邻最小 项,可以合并为一项,并消去3个变量。

AB

CD

00

01

11

10

00

0

0

0

0

01

1

1

1

1D

11

1

1

1

1

10

0

0

0

0

AB

CD

00

01

11

10

00 1

0

0

1

01 1

0

0

1B

11 1

0

0

1

10 1

0

0

1

本越的越并 原简变多为 理单量,一小 。。也即项结
这就由,: 就越这并相 是多些消邻 利,最去最 用从小个小 卡而项变项 诺所所量的 图得形。数 化到成包目 简的的含必 逻逻圈的须 辑辑越最为 函表大小个 数达,项才 的式消数能 基就去目合

4、图形法化简的基本步骤

逻辑表达式 Y ( A ,B ,C ,D ) m ( 3 ,5 ,7 , 8 , 1 , 1 , 1 1 , 1 2 ) 3
或真值表

1
卡诺图

1

AB

CD

00

01

11

10

00

0

0

1

1

01

0

1

1

0

11

1

1

1

1

10

0

0

0

0

个就每个的①

标是个方方圈

1多圈格格越

的余都可数大 方的要同目越

AB CD

2

格。有时必好 。③新画须,

00 01

不的在为但

11

能方几 2i每
漏格个个个

10

掉,圈。圈

任否内②中

何则,同标

一它但一1

合并最小项

3

2 ACD

00

01

11

10

0

0

1

1

0

1

1

0

1

1

1

1 CD

0

0

0

0

BD

冗余项

的将

乘代

3

积表

项每

相个

加圈

最简与或表达式 Y (A ,B ,C ,D ) B D C D A C D

两点说明:
① 在有些情况下,最小项的圈法不只一种,得到 的各个乘积项组成的与或表达式各不相同,哪个是最 简的,要经过比较、检查才能确定。

AB CD 00 01 11 10
00 1 1 0 1 01 0 1 1 1
11 0 0 1 1 10 0 0 0 0

AB CD 00 01 11 10
00 1 1 0 1
01 0 1 1 1
11 0 0 1 1 10 0 0 0 0

ACD+BCD+ABC+AD 不是最简

BCD+ABC+AD 最简

② 在有些情况下,不同圈法得到的与或表达 式都是最简形式。即一个函数的最简与或表达式 不是唯一的。

AB CD 00 01 11 10
00 1 1 0 0 01 1 1 1 0
11 0 0 1 0 10 1 0 1 0

AB CD 00 01 11 10
00 1 1 0 0
01 1 1 1 0
11 0 0 1 0 10 1 0 1 0

AC+ABD+ABC+BCD AC+ABD+ABC+ABD

1.4.4 含随意项的逻辑函数的化简

1、含随意项的逻辑函数

随意项:函数可以随意取值(可以为0,也可以为1)或不会出现 的变量取值所对应的最小项称为随意项,也叫做约束项或无关项。
例如:判断一位十进制数是否为偶数。

A0 B0C 0D 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1

Y 1 0 1 0 1 0 1 0

A1 B0C 0D 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

Y 1 0 × × × × × ×

说明
不会出现 不会出现 不会出现 不会出现 不会出现 不会出现

AB

CD

00

01

11

10

00 1

1

×

1

01 0

0

×

0

11 0

0

×

×

10 1

1

×

×

输入变量A,B,C,D取值为0000~1001时,逻辑函数Y有 确定的值,根据题意,偶数时为1,奇数时为0。
Y ( A ,B ,C ,D ) m ( 0 ,2 ,4 , 6 , 8 )
A,B,C,D取值为1010 ~1111的情况不会出现或不允许出 现,对应的最小项属于随意项。用符号“φ”、“×”或“d”表示。
随意项之和构成的逻辑表达式叫做 随意条件或约束条件,用 一个值恒为 0 的条件等式表示。
d ( 1,1 0 ,1 1 ,1 2 ,1 3 ,1 4 ) 5 0

含有随意条件的逻辑函数可以表示成如下形式:

F ( A , B , C , D ) m ( 0 , 2 , 4 , 6 , 8 ) d ( 1 , 1 , 1 0 , 1 1 , 1 2 , 1 3 ) 4

2、含随意项的逻辑函数的化简

在逻辑函数的化简中,充分利用随意项可以得到更加简单的
逻辑表达式,因而其相应的逻辑电路也更简单。在化简过程中, 随意项的取值可视具体情况取0或取1。具体地讲,如果随意项对 化简有利,则取1;如果随意项对化简不利,则取0。

AB

CD

00

01

11

10

00 1

1

×

1

01 0

0

×

0

11 0

0

×

×

10 1

1

×

×

不利用随意项 的化简结果为:
YADACD
利用随意项的化 简结果为:
Y D

3、变量互相排斥的逻辑函数的化简

在一组变量中,如果只要有一个变量取值为1,则其它变量 的值就一定为0,具有这种制约关系的变量叫做互相排斥的变量。 变量互相排斥的逻辑函数也是一种含有随意项的逻辑函数。

ABC

Y

000

0

001

1

010

1

011

×

100

1

101

×

110

×

111

×

AB

C

00 01 11 10

0

0

1 ×1

1

1 ×××

YABC

Y

A

1

B

1

C

1

简化真值表

本节小结
逻辑函数的化简有公式法和图形法 等。公式法是利用逻辑代数的公式、 定理和规则来对逻辑函数化简,这种 方法适用于各种复杂的逻辑函数,但 需要熟练地运用公式和定理,且具有 一定的运算技巧。图形法就是利用函 数的卡诺图来对逻辑函数化简,这种 方法简单直观,容易掌握,但变量太 多时卡诺图太复杂,图形法已不适用。 在对逻辑函数化简时,充分利用随意 项可以得到十分简单的结果。

1.5 逻辑函数的表示 方法及其相互转换
1.5.1 逻辑函数的表示方法 1.5.2 逻辑函数表示方法之间的转换
退出

1.5.1 逻辑函数的表示方法

1、真值表

真值表:是由变量的所有可 A B C

Y

能取值组合及其对应的函数值所构 0 0 0

0

成的表格。

真值表列写方法:每一个变量均 0 0 1

0

有0、1两种取值,n个变量共有2i种不 0 1 0

0

同的取值,将这2i种不同的取值按顺 0 1 1

1

序(一般按二进制递增规律)排列起 1 0 0

0

来,同时在相应位置上填入函数的值,

便可得到逻辑函数的真值表。

101

0

例如:当A=B=1、或则B=C=1时, 1 1 0

1

函数Y=1;否则Y=0。

111

1

2、逻辑表达式

3、卡诺图

逻辑表达式:是由逻 辑变量和与、或、非3种 运算符连接起来所构成的 式子。
函数的标准与或表达 式的列写方法:将函数的 真值表中那些使函数值为 1的最小项相加,便得到 函数的标准与或表达式。
Y ABC ABC ABC
m(3,6,7)

卡诺图:是由表示变量的所有可 能取值组合的小方格所构成的图形。
逻辑函数卡诺图的填写方法: 在那些使函数值为1的变量取值组 合所对应的小方格内填入1,其余 的方格内填入0,便得到该函数的 卡诺图。
AB C 00 01 11 10 0 0010 1 0110

4、逻辑图
逻辑图:是由表 示逻辑运算的逻辑符 号所构成的图形。
Y=AB+BC

A

& AB

B ≥1

B

&

YY

C

BC

5、波形图
波形图:是由输入变量的 所有可能取值组合的高、低电 平及其对应的输出函数值的高、 低电平所构成的图形。
Y=AB+BC
A 00 00 111 10 B 00 11 001 10
01 01 010 10 C
00 01 001 10 Y

1.5.2 逻辑函数表示方法之间的转换

1、由真值表到逻辑图的转换

真值表 A B C

1
逻辑表 达式或 卡诺图
化 简2

000 001 010 011 100 101 110 111

最简与或 表达式

Y YABCABCABCAB

0 1 m(2,5,6,7)

0

1



0

AB

0

C 00 01 11 10

1

0 0101

1

1 0011

1
2

YABCABAC

最简与或 表达式
3
画逻辑图
若用与非门实 现,将最简与 或表达式变换 乘最简与非-
与非表达式

YABCABAC

A B

& ABC

3

C

A

& AB

≥1 Y

B

A

& AC

C

YABCABAC

A B

& ABC

C

A

& AB

&Y

B

A

& AC

C

2、由逻辑图到真值表的转换

逻辑图
逐从 级输 1 写入 出到
输 出

A B

≥1 Y 1

C A

≥1 Y 2

B

A

≥1 Y 3

C

& YY

1

逻辑表 达式

化 简

2

Y1ABC Y2 AB Y3 AC

YY1Y2Y3 (ABC)(AB)(AC)
2

最简与或 Y (A B C )A ( B )A ( C ) (A B C )A ( B C ) 表达式 A B C A A B C

最简与或 表达式
3
真值表

YABCA B A C
3

ABC

Y

000

0

001

1

010

0

011

0

100

1

101

0

110

1

111

1

本节小结
①逻辑函数可用真值表、逻辑表达式、 卡诺图、逻辑图和波形图5种方式表示, 它们各具特点,但本质相通,可以互 相转换。
②对于一个具体的逻辑函数,究竟 采用哪种表示方式应视实际需要而定。
③在使用时应充分利用每一种表示 方式的优点。由于由真值表到逻辑图 和由逻辑图到真值表的转换,直接涉 及到数字电路的分析和设计问题,因 此显得更为重要。

1.6 门电路
1.6.1 半导体器件的开关特性 1.6.2 分立元件门电路 1.6.3 TTL集成门电路 1.6.4 CMOS集成门电路 退出

逻辑门电路:用以实现基本和常用逻辑运算的电子电 路。简称门电路。
基本和常用门电路有与门、或门、非门(反相器)、 与非门、或非门、与或非门和异或门等。
逻辑0和1: 电子电路中用高、低电平来表示。
获得高、低电平的基本方法:利用半导体开关元件 的导通、截止(即开、关)两种工作状态。

1.6.1 半导体器件的开关特性

1、二极管的开关特性 + uD -
二极管符号: 正极

负极

U极i<管0.截5V止时,,iD二=0。IF iD (mA)

U BR

u D ( V)

0

0.5 0.7

Ui>0.5V时, 二极管导通。
伏安特性

D

+

+

ui

RL uo





开关电路

D

D

+
ui=0V -

+ RL uuoo


+ +-

+

ui=5V 0.7V RL -

uu-oo

ui=0V 时的等效电路
ui=0V时,二极管截止, 如同开关断开,uo=0V。

ui=5V 时的等效电路 ui = 5V 时 , 二 极 管 导 通 , 如 同 0.7V 的 电 压 源 , uo = 4.3V 。

二极管的反向恢复时间限制了二极管的开关速度。

2、三极管的开关特性

NPN 型三极管截止、放大、饱和 3 种工作状态的特点

工作状态 条件

偏置情况



作 集电极电流





ce 间 电 压

ce 间 等 效 电 阻

截止 iB= 0 发射结反偏 集电结反偏 uBE< 0, uBC< 0 iC= 0
uCE= VCC
很大, 相当开关断开

放大 0< iB< IBS 发射结正偏 集电结反偏 uBE> 0, uBC< 0 iC= β iB uCE= VCC-
iC R c
可变

饱和
iB> IBS 发射结正偏 集电结正偏 uBE> 0, uBC> 0
iC= ICS uCE = U CE S=
0.3V 很小, 相当开关闭合

+VCC Rc iC
Rb b c uo

ui

iB

e

iB(μA)

iC (mA) 直流负载线

80μA

VCC Q2 Rc
饱 和 区


Q


60μA 40μA 20μA



Q1 iB=0

0 0.5 uBE(V)

0 UCES

VCC uCE(V)

工作原理电路

输入特性曲线

输出特性曲线截止区

截止状态

+VCC



Rb b c Rc



ui=UIL<0.5V

uo=+VCC



e



饱和状态

+VCC



Rb b c Rc ++



ui=UIH

iB≥IBS
0.7V



- e

uo=0.3V -0.3V -

ui

Rb

Rc
1kΩ b

+V CC=+5V iC

c

uo

β =40

10kΩ iB

e

②ui=0.3V时,因为uBE<0.5V, iB=0,三极管工作在截止状 态,ic=0。因为ic=0,所以输 出电压:
uo=VCC=5V

③ui=3V时,三极管导通, ①ui=1V时,三极管导通,基极电流:基极电流:

iBui R b uBE 1 10.0 7m A 0.0m 3 AiB3 100.7mA 0.23 mA
三极管临界饱和时的基极电流: 而

IBS ui R ucCE S5 5 0 0.1 3m A 0.09 m 4A

IBS0.09m 4 A

因为0<iB<IBS,三极管工作在放大 状态。iC=βiB=50×0.03=1.5mA, 输出电压:

因为iB>IBS,三极管工作在 饱和状态。输出电压:

uo=uCE=UCC-iCRc=5-1.5×1=3.5V

uo=UCES=0.3V

3、场效应管的开关特性

+VDD RD

D ui G

ui

S

工作原理电路

iD(mA)

iD(mA)

uGS=10V 8V

6V

4V

2V

0 UT uGS(V) 0
转移特性曲线

uDS(V)
输出特性曲线

截止状态

+VDD

RD

G D uo=+VDD

ui<UT S

导通状态 RD
G
ui>UT

+VDD
D uo≈0
S

1.6.2 分立元件门电路
1、二极管与门

+VCC(+5V)

AB

Y

R

5V

D1

3kΩ

00

0

A

Y

01

0

D2 0V B

10

0

11

1

uA uB
0V 0V 0V 5V 5V 0V 5V 5V

uY
0.7V 0.7V 0.7V 5V

D1 D2 导通 导通
导通 截止 A
截止 导通 B
截止 截止

Y=AB

&

Y

2、二极管或门
5V A D1
0V B D2

uA uB
0V 0V 0V 5V 5V 0V 5V 5V

uY
0V 4 .3 V 4 .3 V 4 .3 V

Y
R
3kΩ
D1 D2 截止 截止 截止 导通 导通 截止 导通 导通

AB

Y

00

0

01

1

10

1

11

1

Y=A+B
A ≥1
Y B

3、三极管非门

+5V

1kΩ

4.3kΩ

Y

A

β=40 A

1

三极管临界饱和时 的基极电流为:

IBS5300.130.16mA

Y

iB>IBS,三极管工作 在饱和状态。输出电

压uY=UCES=0.3V。

电路图

逻辑符号

A

Y

①uA=0V时,三极管截止,iB=0,iC=0, 0

输出电压uY=VCC=5V

1

②uA=5V时,三极管导通。基极电流为:

50.7 iB 4.3 mA 1mA

1 0
YA

RD 20kΩ

+VDD +10V
Y

D

G

B

A

A

S

1

Y

电路图

逻辑符号

①当uA=0V时,由于uGS=uA=0V,小于开启电压UT, 所以MOS管截止。输出电压为uY=VDD=10V。
②当uA=10V时,由于uGS=uA=10V,大于开启电压UT, 所以MOS管导通,且工作在可变电阻区,导通电阻很小, 只有几百欧姆。输出电压为uY≈0V。

YA

1.6.3 TTL集成门电路
1、TTL与非门

+VCC(+5V)

R1 3kΩ

R2 750Ω

R4 100Ω

+VCC(+5V)

A B

T1

T3

T2

T4 Y A D1

R1 3kΩ

R3

R5

T5

360Ω 3kΩ

B D2

b1 D3 c1

TTL与非门电路

T1 的等效电路

0.3V A 3.6V B

R1 3kΩ
1V
T1

+VCC(+5V)

R2 750Ω

R4 100Ω

+ T3

T

2

0.7V -

+ T4 0.7V-

Y

R3

R5

T5

360Ω 3kΩ

①输入信号不全为1:如uA=0.3V, uB=3.6V 则uB1=0.3+0.7=1V,T2、T5截止,T3、T4导通 忽略iB3,输出端的电位为: uY≈5―0.7―0.7=3.6V 输出Y为高电平。

3.6V A 3.6V B

+VCC(+5V)

R1

R2

3kΩ 750Ω

R4 100Ω

2.1V

+ T2

T1 + 0.7V -

0.3V -

R3

R5

360Ω 3kΩ

T3
+ 0.7V

-

T4
+ T5 0.3V -

Y

②输入信号全为1:如uA=uB=3.6V 则uB1=2.1V,T2、T5导通,T3、T4截止 输出端的电位为: uY=UCES=0.3V
输出Y为低电平。

功能表

uA uB

uY

0 .3 V 0 .3 V 3 .6 V

0 .3 V 3 .6 V 3 .6 V

3 .6 V 0 .3 V 3 .6 V

3 .6 V 3 .6 V 0 .3 V

输入有低,输出为高; 输入全高,输出为低。

真值表

AB Y

00

1

01

1

10

1

11

0

逻辑表达式

Y A B

VCC 3A 3B 3Y 4A 4B 4Y
14 13 12 11 10 9 8 74LS00
1234567

VCC 2A 2B NC 2C 2D 2Y
14 13 12 11 10 9 8 74LS20
1234567

1A 1B 1Y 2A 2B 2Y GND 1A 1B NC 1C 1D 1Y GND

74LS00 的引脚排列图

74LS20 的引脚排列图

74LS00内含4个2输入与非门, 74LS20内含2个4输入与非门。

2、TTL非门、或非门、与或非门、与门、或门及异或门 TTL非门

+VCC VCC 4A 4Y 5A 5Y 6A 6Y

R1 3kΩ

R2 750Ω
T3

R4 100Ω

14 13 12 11 10 9 8

A T1

T2

T4
Y

74LS04

R3

R5

T5

360Ω 3kΩ

1234567

1A 1Y 2A 2Y 3A 3Y GND

TTL反相器电路

6 反相器74LS04 的引脚排列图

①A=0时,T2、T5截止,T3、T4导通,Y=1。 ②A=1时,T2、T5导通,T3、T4截止,Y=0。

YA

TTL或非门

R1

R2

R4 +VCC VCC 3Y 3B 3A 4Y 4B 4A

A

T1

T3 T2

14 13 12 11 10 9 8

T4
Y

74LS02

R'1

T5 R3 R5

1234567

B

T'1

T'2

1Y 1B 1A 2Y 2B 3A GND

TTL或非门电路

74LS02 的引脚排列图

①A、B中只要有一个为1,即高电平,如A=1,则iB1就会经过T1集 电结流入T2基极,使T2、T5饱和导通,输出为低电平,即Y=0。 ②A=B=0时,iB1、i'B1均分别流入T1、T'1发射极,使T2、T'2、T5均 截止,T3、T4导通,输出为高电平,即Y=1。

YAB

TTL与或非门

R1

R2

+VCC R4

VCC 2B 2C 2D 2E 2F 2Y

T3

A

T1

T2

T4 Y

14 13 12 11 10 9 8 74LS51

B
R'1

T5 R3 R5

1234567

C

T'1

T'2

D

TTL与或非门电路

2A 1A 1B 1C 1D 1Y GND 74LS51 的引脚排列图

①A和B都为高电平(T2导通)、或C和D都为高电平(T‘2导通)时, T5饱和导通、T4截止,输出Y=0。 ②A和B不全为高电平、并且C和D也不全为高电平(T2和T‘2同时 截止)时,T5截止、T4饱和导通,输出Y=1。

YABCD

与A 门B
或A 门B
异A 或B 门

&

1

AB

Y=AB=AB

≥1

1

A+B Y=A+B=A+B

&

≥1

Y

≥1

Y A BABA B(AB) (AB)(AB)ABAB AB

A B

&Y

A B

≥1

Y

A B

=1 Y

OC门

A

uB1

B

T1

3、OC门及TSL门
+VCC

R

A

T2

YB

T3

C

D

& Y1

+VCC
R

Y &
Y2

OC与非门的电路结构

OC门线与图

问题的提出:为解决一般TTL与非门不能线与而设计的。

接入外接电阻R后:

①A、B不全为1时,uB1=1V,T2、T3截止,Y=1。

Y A B

②A、B全为1时,uB1=2.1V,T2、T3饱和导通,Y=0。

外接电阻R的 取值范围为:

V CC U Om L≤ axR ≤ V CC U Om Hin

IO LmIL I

nO IH mIH I

TSL门

A E

R1 3kΩ
T1 D

R2 750Ω
T3 T2

R3

R5

360Ω 3kΩ

电路结构

+VCC(+5V) R4 100Ω

T4

A

YE

T5

& Y
EN
国标符号

①E=0时,二极管D导通,T1基极和T2基极均被钳制在低电平, 因而T2~T5均截止,输出端开路,电路处于高阻状态。 ②E=1时,二极管D截止,TSL门的输出状态完全取决于输入信 号A的状态,电路输出与输入的逻辑关系和一般反相器相同,即: Y=A,A=0时Y=1,为高电平;A=1时Y=0,为低电平。
结论:电路的输出有高阻态、高电平和低电平3种状态。

TSL门的应用:

A

1 G1

A

Y

EN

B

1 G2

EN

1 G1 B

总线

EN

G1

G2

Gn

1 G2

1 EN

1

1

EN

… EN

EN

1 E

1 E

E1 A1

E2 A2

En An

(a) 多路开关

(b) 双向传输

(c) 单向总线

①作多路开关: E=0时,门G1使 能,G2禁止, Y=A;E=1时, 门G2使能,G1 禁止,Y=B。

②信号双向传输: E=0时信号向右 传送,B=A; E=1时信号向左 传送,A=B 。

③构成数据总线:让各门的控
制端轮流处于低电平,即任何 时刻只让一个TSL门处于工作 状态,而其余TSL门均处于高 阻状态,这样总线就会轮流接 受各TSL门的输出。

4、TTL系列集成电路及主要参数
TTL系列集成电路
①74:标准系列,前面介绍的TTL门电路都属于74系列,其典型 电路与非门的平均传输时间tpd=10ns,平均功耗P=10mW。 ②74H:高速系列,是在74系列基础上改进得到的,其典型电路 与非门的平均传输时间tpd=6ns,平均功耗P=22mW。 ③74S:肖特基系列,是在74H系列基础上改进得到的,其典型电 路与非门的平均传输时间tpd=3ns,平均功耗P=19mW。
④74LS:低功耗肖特基系列,是在74S系列基础上改进得到的, 其典型电路与非门的平均传输时间tpd=9ns,平均功耗P=2mW。 74LS系列产品具有最佳的综合性能,是TTL集成电路的主流,是 应用最广的系列。

TTL与非门主要参数
(1)输出高电平UOH:TTL与非门的一个或几个输入为低电平时 的输出电平。产品规范值UOH≥2.4V,标准高电平USH=2.4V。 (2)高电平输出电流IOH:输出为高电平时,提供给外接负载的 最大输出电流,超过此值会使输出高电平下降。IOH表示电路的拉 电流负载能力。 (3)输出低电平UOL:TTL与非门的输入全为高电平时的输出电 平。产品规范值UOL≤0.4V,标准低电平USL=0.4V。 (4)低电平输出电流IOL:输出为低电平时,外接负载的最大输出 电流,超过此值会使输出低电平上升。IOL表示电路的灌电流负载 能力。 (5)扇出系数NO:指一个门电路能带同类门的最大数目,它表示 门电路的带负载能力。一般TTL门电路NO≥8,功率驱动门的NO可 达25。 (6)最大工作频率fmax:超过此频率电路就不能正常工作。

(7)输入开门电平UON:是在额定负载下使与非门的输出电平 达到标准低电平USL的输入电平。它表示使与非门开通的最小输 入电平。一般TTL门电路的UON≈1.8V。 (8)输入关门电平UOFF:使与非门的输出电平达到标准高电平 USH的输入电平。它表示使与非门关断所需的最大输入电平。一 般TTL门电路的UOFF≈0.8V。 (9)高电平输入电流IIH:输入为高电平时的输入电流,也即当 前级输出为高电平时,本级输入电路造成的前级拉电流。
(10)低电平输入电流IIL:输入为低电平时的输出电流,也即当 前级输出为低电平时,本级输入电路造成的前级灌电流。
(11)平均传输时间tpd:信号通过与非门时所需的平均延迟时间。 在工作频率较高的数字电路中,信号经过多级传输后造成的时间 延迟,会影响电路的逻辑功能。
(12)空载功耗:与非门空载时电源总电流ICC与电源电压VCC的 乘积。

1.6.3 CMOS集成门电路

1、CMOS非门

+VDD
+10V

TP

uA

uY

TN

+VDD
+10V RONP
uY 10V
S

+VDD
+10V
S uY 0V
RONN

(a) 电路

(b) TN截止、TP 导通 (c) TN导通、TP截止

(1)uA=0V时,TN截止,TP导通。输出电压uY=VDD=10V。 (2)uA=10V时,TN导通,TP截止。输出电压uY=0V。

YA

2、CMOS与非门、或非门、与门、或门、与或非门和异或门

CMOS与非门

+VDD

①A、B当中有一个或全
为低电平时,TN1、TN2

中有一个或全部截止,

T P2

T P1

TP1、TP2中有一个或全

部导通,输出Y为高电

Y 平。

A

T N1

②只有当输入A、B全为
高电平时,TN1和TN2才会

都导通,TP1和TP2才会都

截止,输出Y才会为低电

平。

T N2

B

Y A B

CMOS或非门

A B
T N2

+VDD
TP1
TP2 Y
T N1

①只要输入A、B当
中有一个或全为高电 平,TP1、TP2中有一 个或全部截止,TN1、 TN2中有一个或全部 导通,输出Y为低电 平。
②只有当A、B全为低
电平时,TP1和TP2才 会都导通,TN1和TN2 才会都截止,输出Y 才会为高电平。

YAB

与A 门B

&

1

AB

Y=AB=AB

A B

&Y

或A 门B

≥1

1

A+B Y=A+B=A+B

A B

≥1

Y

CMOS与或非门

A B

&

A & 1 YB

&

A

≥ 1 Y B

& ≥ 1 Y

C& D

C&

C

D

D

(a) 由 与 非 门 和 反 相 器 构 成 (b) 由 与 门 和 或 非 门 构 成 (c) 逻 辑 符 号

YABCDABCD YABCD

CMOS异或门

A

&

Y A AB AB B

&

& Y AB AB

& B

A B

3、CMOS OD门、TSL门及传输门

CMOS OD门 外接

+V'DD
RD

A

&1

B

(a) 电路

Y

A

B

& Y

(b) 符号
Y AB

CMOS TSL门

+VDD TP2

A

1

Y

E

EN

(b) 符号

TP1

①E=1时,TP2、TN2均截止,

A

Y Y与地和电源都断开了,输

E

1

出端呈现为高阻态。 TN1
②E=0时,TP2、TN2均导通, TP1、TN1构成反相器。

TN2

可见电路的输出有高阻态、

高电平和低电平3种状态,

(a) 电路

是一种三态门。

CMOS 传输门

C

TP

ui

+VDD

uo

ui

TN

C

TG

uo

C (a) 电路

C (b) 符号

①C=0、C 1,即C端为低电平(0V)、C 端为高电平(+VDD)
时, TN和TP都不具备开启条件而截止,输入和输出之间相当于 开关断开一样。
②C=1、C 0,即C端为高电平(+VDD)、C 端为低电平(0V)
时,TN和TP都具备了导通条件,输入和输出之间相当于开关接通 一样,uo=ui。

4、CMOS数字电路的特点及使用时的注意事项
CMOS数字电路的特点
(1)CMOS电路的工作速度比TTL电路的低。 (2)CMOS带负载的能力比TTL电路强。 (3)CMOS电路的电源电压允许范围较大,约在3~18V,抗干 扰能力比TTL电路强。 (4)CMOS电路的功耗比TTL电路小得多。门电路的功耗只有 几个μW,中规模集成电路的功耗也不会超过100μW。 (5)CMOS集成电路的集成度比TTL电路高。 (6)CMOS电路适合于特殊环境下工作。 (7)CMOS电路容易受静电感应而击穿,在使用和存放时应注 意静电屏蔽,焊接时电烙铁应接地良好,尤其是CMOS电路多余 不用的输入端不能悬空,应根据需要接地或接高电平。

使用集成电路时的注意事项
(1)对于各种集成电路,使用时一定要在推荐的工作条件范围 内,否则将导致性能下降或损坏器件。
(2)数字集成电路中多余的输入端在不改变逻辑关系的前提下 可以并联起来使用,也可根据逻辑关系的要求接地或接高电平。 TTL电路多余的输入端悬空表示输入为高电平;但CMOS电路, 多余的输入端不允许悬空,否则电路将不能正常工作。
(3)TTL电路和CMOS电路之间一般不能直接连接,而需利用接 口电路进行电平转换或电流变换才可进行连接,使前级器件的输 出电平及电流满足后级器件对输入电平及电流的要求,并不得对 器件造成损害。

本节小结
①利用半导体器件的开关特性,可以构成与门、或门、 非门、与非门、或非门、与或非门、异或门等各种逻辑门电 路,也可以构成在电路结构和特性两方面都别具特色的三态 门、OC门、OD门和传输门。
②随着集成电路技术的飞速发展,分立元件的数字电路 已被集成电路所取代。
③TTL电路的优点是开关速度较高,抗干扰能力较强, 带负载的能力也比较强,缺点是功耗较大。
④CMOS电路具有制造工艺简单、功耗小、输入阻抗高、 集成度高、电源电压范围宽等优点,其主要缺点是工作速度 稍低,但随着集成工艺的不断改进,CMOS电路的工作速度已 有了大幅度的提高。

第11章 组合逻辑电路
学习要点: ? 组合电路的分析方法和设计方法 ? 利用数据选择器和可编程逻辑器件进行 逻辑设计的方法 ? 加法器、编码器、译码器等中规模集成 电路的逻辑功能和使用方法

第2章 组合逻辑电路
2.1 组合逻辑电路的分析与设计方法 2.2 加法器 2.3 数值比较器 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 数据分配器 2.8 只读存储器(ROM) 2.9 可编程逻辑器件(PLD)
退出

2.1 组合逻辑电路的分 析与设计方法
2.1.1 组合逻辑电路的分析方法 2.1.2 组合逻辑电路的设计方法 2.1.3 组合逻辑电路中的竞争冒险
退出

组合电路:输出仅由输入决定,与电路当前状 态无关;电路结构中无反馈环路(无记忆)

I0

输 I1
入…

… …

In-1

组 合 逻 辑 电 路

Y0

… …

Y1


输 出

Ym-1

Y0 f0 (I0 , I1, , In1)

Y1

f1(I0 , I1,

, I n1)

Ym1 fm1(I0 , I1, , I n1)

2.1.1 组合逻辑电路的分析方法

逻辑图

A

& Y1

逐从 级输 1 写入 出到
输 出

B

& Y2

YY
&

C

Y3
&

逻辑表 达式

化 简

2

最简与或 表达式

Y1 AB
Y2 BC Y3 CA

1
YY1Y2Y3ABBCAC
2

YA BB C CA

最简与或 表达式
3
真值表
4
电路的逻 辑功能

YA B B C CA
3

ABC 000 001 010 011 100 101 110 111

Y

当输入A、B、

0

C中有2个或3

个为1时,输

0

出Y为1,否

0

4

则输出Y为0。 所以这个电路

1

实际上是一种

0

3人表决用的

组合电路:只

1

要有2票或3票

1

同意,表决就

通过。

1

例:

A B

C

逻辑图

≥1 Y1

≥1 Y3 1

Y

1

≥1

Y2

逻辑表 达式

YY12AABBCYY3Y1Y2BABCABB
Y3XYB

最简与或 表达式

Y A B C A B B A B B A B

真值表
ABC 000 001 010 011 100 101 110 111

电路的逻辑功能

电路的输出Y只与输入A、B

Y 有关,而与输入C无关。Y和A、

1

B的逻辑关系为:A、B中只要一 个为0,Y=1;A、B全为1时,

1 Y=0。所以Y和A、B的逻辑关系

1 为与非运算的关系。

1

用与非门实现

1

YABAB

1

0

A

&

Y

B

0

C

电路功 能描述
穷 举1 法
真值表

2.1.2 组合逻辑电路的设计方法

例:设计一个楼上、楼下开关的控制逻辑电路 来控制楼梯上的路灯,使之在上楼前,用楼下 开关打开电灯,上楼后,用楼上开关关灭电灯; 或者在下楼前,用楼上开关打开电灯,下楼后, 用楼下开关关灭电灯。
1
设楼上开关为A,楼下开关为B,灯泡为Y。并 设A、B闭合时为1,断开时为0;灯亮时Y为1, 灯灭时Y为0。根据逻辑要求列出真值表。

A

B

Y

0

0

0

0

1

1

1

0

1

1

1

0

2

逻辑表达式 或卡诺图

化 简

3

最简与或 表达式

4
逻辑变换

5

逻辑电路图

2 已为最简与
YABAB 或表达式
用与非
门实现 YAB AB

A

&

&

&Y

B
用异或 门实现

&
YAB

A

=1

Y

B

电路功 能描述

例:用与非门设计一个举重裁判表决电路。设举重 比赛有3个裁判,一个主裁判和两个副裁判。杠铃完 全举上的裁决由每一个裁判按一下自己面前的按钮 来确定。只有当两个或两个以上裁判判明成功,并 且其中有一个为主裁判时,表明成功的灯才亮。

1



设主裁判为变量A,副裁判分别为B和C;表示

举 法

1 成功与否的灯为Y,根据逻辑要求列出真值表。

ABC Y

ABC

Y

000

0

100

0

真值表

001

0

101

1

010

0

110

1

2

011

0

111

1

2

逻辑表达式 Y m 5 m 6 m 7A B C AC B AB

3

卡诺图

化 简

4

最简与或 表达式

5
逻辑变换

6
逻辑电 路图

3

AB

C 00 01 11 10

0

1

1

11

化 简4

5

Y= AB +AC

Y AB AC

6

A

&

B

&

Y

A &

C

2.1.3 组合电路中的竞争冒险
1、产生竞争冒险的原因 在组合电路中,当输入信号的状态改变时,输出端可能会出 现不正常的干扰信号,使电路产生错误的输出,这种现象称 为竞争冒险。 产生竞争冒险的原因:主要是门电路的延迟时间产生的。

A

1

&

Y1 A

1

≥1

Y2

(a) Y1AA0

(a)

Y2 AA1

A A Y1
(b)

A A Y2
(b)
干扰信号

2、消除竞争冒险的方法
YABBC

2

A B

AB

1 1

& 3

4 ≥ 1

C 00 01 11 10 Y 00 0 0 1

& C

10 1 1 1

有圈相切,则有竞争冒险

增加冗余项, A

2 &

消除竞争冒险

1

1

3

5

B

&

≥1

Y

C
YABBC AC

4

&

本节小结
①组合电路的特点:在任何时刻的输出只取决于当 时的输入信号,而与电路原来所处的状态无关。实现 组合电路的基础是逻辑代数和门电路。
②组合电路的逻辑功能可用逻辑图、真值表、逻辑 表达式、卡诺图和波形图等5种方法来描述,它们在本 质上是相通的,可以互相转换。
③组合电路的设计步骤:逻辑图→写出逻辑表达式 →逻辑表达式化简→列出真值表→逻辑功能描述。
④组合电路的设计步骤:列出真值表→写出逻辑表 达式或画出卡诺图→逻辑表达式化简和变换→画出逻 辑图。
在许多情况下,如果用中、大规模集成电路来实现 组合函数,可以取得事半功倍的效果。

2.2 加法器
2.2.1 半加器和全加器 2.2.2 加法器
2.2.3 加法器的应用 退出

2.2.1 半加器和全加器

1、半加器

能对两个1位二进制数进行相加而求得和及进位的逻辑 电路称为半加器。

半加器真值表

本位 A i 的和 B i

=1

Si

Ai Bi Si Ci

加数

00 01 10

0 0 向高

1

0

位的 进位

10

&

Ci

半加器电路图

11

01

Ai



Si

Si AiBi AiBi Ai Bi B i

CO

Ci

Ci AiBi

半加器符号

1、全加器

能对两个1位二进制数进行相加并考虑低位来的进位,即相当 于3个1位二进制数相加,求得和及进位的逻辑电路称为全加器。

A i B i C i-1 000 001 010

Si Ci 00 10 10

AiBi

Ci-1

00 01 11 10

00 1 0 1

11 0 1 0

Si 的卡诺图

011 100 101 110

0 1 S i m 1 m 2 m 4 m 7 A i B i C i 1

10

01

AiBi

Ci-1

00 01 11 10

01

00 0 1 0

111

11

10 1 1 1

Ci 的卡诺图

Ai、Bi:加数, Ci-1:低位
来的进位,Si:本位的和, Ci:向高位的进位。

Ci m3m5AiBi (Ai Bi)Ci1AiBi

全加器的逻辑图和逻辑符号

Sim 1m 2m 4m 7A iB iC i 1A iB iC i 1A iB iC i 1A iB iC i 1

A i(B iC i 1B iC i 1)A i(B iC i 1B iC i 1)A i(B i C i 1)A i(B i C i 1) A i B i C i 1 C i m 3 m 5 A iB i A iB iC i 1 A iB iC i 1 A iB i (A iB i A iB i)C i 1 A iB (A i B i)C i 1 A iB i

Ai

=1

Bi

Ci-1

Ai

Si

=1

Si

Bi Ci-1

FA

Ci

&

(b) 曾用符号

&

&

Ci

Ai Bi

Ci-1


CI CO

Si Ci

(a) 逻辑图

(c) 国标符号

用与门和或门实现

S i A iB iC i 1 A iB iC i 1 A iB iC i 1 A iB iC i 1
C iA iB iA iC i 1B iC i 1

Si

Ci

&

&

&&&&

&&&

1

1

1

Ai

Bi

C i -1

用与或非门实现

先求Si和Ci。为此,合并值为0的最小项。

AiBi

Ci-1

00 01 11 10

00 1 0 1

11 0 1 0

Si 的卡诺图

AiBi

Ci-1

00 01 11 10

00 0 1 0

10 1 1 1

Ci 的卡诺图

S i A iB iC i 1 A iB iC i 1 A iB iC i 1 A iB iC i 1C iA iB iA iC i1B iC i1

再取反,得:

S i S i A iB iC i 1 A iB iC i 1 A iB iC i 1 A iB iC i 1 C iC iA iB iA iC i1B iC i1

S i A iB iC i 1 A iB iC i 1 A iB iC i 1 A iB iC i 1

Ci AiBi AiCi1BiCi1

Ai

1

&

Bi

1

C i-1

1

≥1

Si

&

≥1

Ci

2.2.2 加法器

实现多位二进制数相加的电路称为加法器。
1、串行进位加法器
构成:把n位全加器串联起来,低位全加器的进位输出连接 到相邻的高位全加器的进位输入。

C3 S3

C2 S2

C1 S1

C0 S0

CO ∑
CI CI

CO ∑
CI CI

CO ∑
CI CI

CO ∑
CI CI

CI
A3 B3

CI
A2 B2

CI
A1 B1

CI
A0 B0 C0-1

特点:进位信号是由低位向高位逐级传递的,速度不高。

2、并行进位加法器(超前进位加法器)

进位生成项 Gi AiBi 进位传递条件 Pi Ai Bi

进位表达式 C i A iB i ( A i B i) C i 1 G i P iC i 1

和表达式 S i A i B i C i 1 P i C i 1

S0 P0 C01 C0 G0 P0C01

4位超前进位加 法器递推公式

S1 P1 C0

C1 G1 P1C0 G1 P1G0 P1P0C01

CS22

P2 C1 G2 P2C1

G2



P2G1



P2P1G0



P2P1P0C01

CS33

P3 C2 G3 P3C2

G3



P3G2



P3P2G1



P3P2P1G0



P3P2P1P0C01

C 0-1

A0

P0

B0

=1

G0 &

A1

P1

B1

=1

& G1

A2

P2

B2

=1

& G2

A3

P3

B3

=1

& G3

超前进位发生器

=1

S0

&

≥1 C0

&

C1

≥1

=1

&

S1

&

&

≥1 C2

=1 S2

&

&

=1

S3

&

&

≥1

&

C3

超集 前成 进二 位进 加制 法4 器位

VCC B2 A2 S2 B3 A3 S3 C3

VDDB3C3 S3 S2 S1 S0 C0-1

16 15 14 13 12 11 10 9 74LS283
12345678

16 15 14 13 12 11 10 9 4008
12345678

S1 B1 A1 S0 B0 A0 C0-1 GND TTL加法器74LS283 引脚图

A3 B2 A2 B1 A1 B0 A0 VSS CMOS加法器4008 引脚图

加法器的级连

S15S14S13S12

S11S10S9 S8

S7 S6 S5 S4

S3 S2 S1 S0

C15

C11

C7

C3

C0-1

4位加法器 4位加法器 4位加法器 4位加法器

A15~A12B15~B12 A11~A8 B11~B8 A7~A4 B7~B4 A3~A0 B3~B0

2.2.2 加法器的应用

1、8421 BCD码转换为余3码 2、二进制并行加法/减法器

余 3码

S3 S2 S1 S0

C3

C 0 -1

A3 A2 A1 A0

B3 B2 B1 B0

S3 C3 A3 A2 A1 A0

S2 S1 S0 C0 -1
B3 B2 B1 B0

=1 =1 =1 =1

BCD 码

0011

BCD码+0011=余3码

被 加 数 /被 减 数

加 数 /减 数 加 减 控 制

C0-1=0时,B0=B,电路 执行A+B运算;当C0-1=1 时,B1=B,电路执行A -B=A+B运算。

3、二-十进制加法器
修正条件 CC 3S3S2S3S1
8421 BCD 输出

“0”

S3' S2' S1' S0'

C3

4 位二进制加法器

C 0 -1

A 3 A2 A1 A0 B3 B2 B1 B0

& C

&

&

1

进位 输出

C3 A3

A2

S3 S2 S1 S0 4 位二进制加法器 C0-1
A1 A0 B3 B2 B1 B0 进位输入

被加数

加数

本节小结
能对两个1位二进制数进行相加而求得和及进位的 逻辑电路称为半加器。
能对两个1位二进制数进行相加并考虑低位来的进 位,即相当于3个1位二进制数的相加,求得和及进 位的逻辑电路称为全加器。
实现多位二进制数相加的电路称为加法器。按照 进位方式的不同,加法器分为串行进位加法器和超 前进位加法器两种。串行进位加法器电路简单、但 速度较慢,超前进位加法器速度较快、但电路复杂。
加法器除用来实现两个二进制数相加外,还可用 来设计代码转换电路、二进制减法器和十进制加法 器等。

2.3 数值比较器
2.3.1 1位数值比较器 2.3.2 4位数值比较器 2.3.3 数值比较器的位数扩展
退出

用来完成两个二进制数的大小比较的逻辑电路称 为数值比较器,简称比较器。

2.3.1 1位数值比较器

设A>B时L1=1;A<B时L2=1;A=B时L3=1。 得1位数值比较器的真值表。

A B L1(A>B) L2(A<B) L3(A=B)

00

0

0

1

01

0

1

0

10

1

0

0

11

0

0

1

逻 辑 表

LL12



AB AB



式 L3 AB AB AB AB

逻A

1

&

L1(A>B)



≥1 L3(A=B)



B

1

&

L2(A<B)

2.3.2 4位数值比较器

A3 B3 A3>B3 A3<B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3

比较输入

A2 B2 × ×
A2>B2 A2<B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2

A1 B1 × × × ×
A1>B1 A1<B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1

A0 B0 × × × × × ×
A0>B0 A0<B0 A0=B0 A0=B0 A0=B0

级联输入
A'>B' A'<B' A'=B' ×  ×  × ×  ×  × ×  ×  × ×  ×  × ×  ×  × ×  ×  × ×  ×  × ×  ×  ×
100 010 001

输出
A>B A< B A=B 100 010 100 010 100 010 100 010 100 010 001

真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0
和A'与B'的比较结果,A'>B'、A'<B'和A'=B'。 A'与B'是另外两个低位数,设置低位数比较结果输入端,
是为了能与其它数值比较器连接,以便组成更多位数的数值
比较器;3个输出信号 L1(A>B)、L2(A<B)、和L3(A=B)分
别表示本级的比较结果。
设 L1 (A B), L2 (A B), L3 (A B), L31 A 3B 3(A 3B 3), L32A 3B 3(A 3B 3),
L33 A 3B 3A 3B 3(A 3B 3), 余 类 推 。 由 真 值 表 可 得 :
L 1L 3 1L 3L 32 1L 3L 32L 31 1L 3L 32L 31L 30 1L 3L 32L 31L 30L 31 L 2L 32 L 3L 322 L 3L 32L 312 L 3L 32L 3 1L 302 L 3L 32L 31L 30L 32 L 3L 3L 32L 31L 30L 33

逻辑图

L1(A>B) ≥1

L2(A<B) ≥1

L3(A=B)

&

&&

&&

&&

& &&&

≥1

&&

1

1

A3

B3

≥1

&&

1

1

A2 B2

≥1

&&

1

1

A1

B1

≥1

&&

1

1

A0

B0

A'>B' A'<B' A'=B'

2.3.3 比较器的级联 集成数值比较器

VCC A3 B2 A2 A1 B1 A0 B0

VDD A3 B3 A>BA<B B0 A0 B1

16 15 14 13 12 11 10 9 74LS85
12 3 4 5 6 7 8

16 15 14 13 12 11 10 9 4585
12 3 4 5 6 7 8

B3A'<B' A'=B' A'>B' A>BA=BA<BGND B2 A2 A=BA'>B' A'<B' A'=B' A1 VSS

(a) TTL数值比较器引脚图

(b) CMOS数值比较器引脚图

串联扩展

比 较 输 出

A > B A < B

A = B

A '> B ' A > B A '< B ' A < B A '= B ' A = B

A '> B ' A > B A '< B ' A < B A '= B ' A = B

A '> B ' 0 A '< B ' 0 A '= B ' 1

A 11B 1 1 … A 8B 8 A 7B 7 … A 4B 4 A 3B 3 … A 0B 0
TTL电路:最低4位的级联输入端A'>B'、 A' <B'和A'=B' 必须预先分别预置为0、0、1。

比 较 输 出

A >B A <B

A =B

A '>B ' 1A >B A '<B ' A <B A '=B ' A =B

A '>B ' 1A >B A '<B ' A <B A '=B ' A =B

A '>B ' 1 A '<B ' 0 A '=B ' 1

A11B 11 … A8B8 A 7B7 … A4B4 A3B3 … A0B0
CMOS电路:各级的级联输入端A'>B'必须预先 预置为0 ,最低4位的级联输入端A'<B'和A' =B' 必须预先预置为0、1。

并联扩展

A>B A<B A=B

A'>B'

0

A'<B'

0

A'=B'

1

A3 B3 A2 B2 A1 B1 A0 B0

A>B A<B

A>B A<B 0

0

A'>B'

A'>B'

0

0

A'<B'

A'<B'

1

1

A'=B'

A'=B'

A>B A<B 0 A'>B' 0
A'<B' 1
A'=B'

A>B A<B 0 A'>B' 0
A'<B' 1
A'=B'

A15 B15

A12 B12 A11 B11

A8 B8

A7 B7

A4 B4

A3 B3

A0 B0

本节小结
在各种数字系统尤其是在计算机中,经 常需要对两个二进制数进行大小判别,然 后根据判别结果转向执行某种操作。用来 完成两个二进制数的大小比较的逻辑电路 称为数值比较器,简称比较器。在数字电 路中,数值比较器的输入是要进行比较的 两个二进制数,输出是比较的结果。
利用集成数值比较器的级联输入端,很 容易构成更多位数的数值比较器。数值比 较器的扩展方式有串联和并联两种。扩展 时 需 注 意 TTL 电 路 与 CMOS 电 路 在 连 接 方 式上的区别。

2.4 编码器
2.4.1 二进制编码器 2.4.2 二-十进制编码器
退出

实现编码操作的电路称为编码器。

2.4.1 二进制编码器

输入

I0



I1



I2 I3



I4

I5

I6

I7

1、3位二进制编码器

输出

Y2

Y1

Y0

0

0

0

0

0

1

0

1

0

0

1

1

1

0

0

1

0

1

1

0

0

1

1

1

输输 出入 38 位个 二互 进斥 制的 代信 码号

逻 辑

Y2 I4 I5 I6 I7 I4 I5I6 I7

表 达

Y1 I2 I3 I6 I7 I2 I3I6 I7

式 Y0 I1 I3 I5 I7 I1I3I5I7

逻辑图

Y2

Y1

Y0

Y2

Y1

Y0

≥1

≥1

≥1

&

&

&

I7I6I5I4

I3I2

(a) 由或门构成

I1 I0

I7I6I5I4

I3I2

I1 I0

(b) 由与非门构成

2、3位二进制优先编码器

在优先编码器中优先级别高的信号排斥级别低的,即具有单 方面排斥的特性。

设I7的优先级别最高,I6次之,依此类推,I0最低。









I7 I6 I5 I4 I3 I2 I1 I0 1  ×   ×   ×   ×   ×   ×   ×
真 0  1  ×   ×   ×   ×   ×   × 值 0  0  1  ×   ×   ×   ×   × 表 0 0 0  1 ×   ×   ×   ×
0 0 0 0 1 × × × 0 0 0 0 0 1 × × 0 0 0 0 0 0 1×
00 00 0 0 0 1

Y2 Y1 Y0 111 110 101 100 011 010 001 000

逻辑表达式

Y2



I7 I7



I7I6 I6

I7I6I5 I5 I4



I7I6I5I4

Y1 I7 I7 I6 I7 I6I5I4I3 I7I6I5I4I3I2 I7 I6 I5I4I3 I5I4I2

Y0 I7 I7 I6I5 I7 I6I5I4I3 I7 I6I5I4I3I2I1

I7 I6I5 I6I4I3 I6I4I2I1

逻辑图

8

Y2

线

≥1

-3

线









1



I7

I6

Y1 ≥1 &
1 I5

Y0
≥1 &

1 I4 I3

1 I2 I1 I0

如果要求输出、输入均为反变量,则只要在图中 的每一个输出端和输入端都加上反相器就可以了。

2、集成3位二进制优先编码器

集成3位二进制优先编码器74LS148

VCC YS YEX I3 I2 I1 I0 Y0

Y2 Y1 Y0

YS YEX

16 15 14 13 12 11 10 9 74LS148
12345678

6 7 9 15 14 74LS148
5 4 3 2 1 13 12 11 10

I4 I5 I6 I7 ST Y2 Y1 GND ST I7 I6 I5 I4 I3 I2 I1 I0

(a) 引脚排列图

(b) 逻辑功能示意图

ST为使能输入端,低电平有效。YS为使能输出端,通常接至低 位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别 的控制。YEX为扩展输出端,是控制标志。 YEX =0表示是编 码输出; YEX =1表示不是编码输出。

集成3位二进制优先编码器74LS148的真值表









ST

I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0 Y 2 Y1 Y 0 Y EYXS

1

× × × × × × × ×

111

11

0

11111111

111

10

0

0 × × × × × × ×

000

01

0

1 0 × × × × × ×

001

01

0

1 1 0 × × × × ×

010

01

0

1 1 1 0 × × × ×

011

01

0

1 1 1 1 0 × × ×

100

01

0

1 1 1 1 1 0 × ×

101

01

0

1 1 11 1 1 0×

1 10

01

0

11111110

111

01

输入:逻辑0(低电平)有效 输出:逻辑0(低电平)有效

集成3位二进制优先编码器74LS148的级联

Y0

Y1

Y2

Y3

YEX

&

&

&

&

Y0 Y1 Y2

YS

低位片

YEX
ST

I0 I1 I2 I3 I4 I5 I6 I7

Y0 Y1 Y2

YS

高位片

YEX
ST

I0 I1 I2 I3 I4 I5 I6 I7

I0 I1 I2 I3 I4 I5 I6 I7

I8 I9 I10 I11 I12 I13 I14 I15

16线-4线优先编码器

优 先 级 别 从 I15 ~I0递 降

2.4.2 二-十进制编码器

1、8421 BCD码编码器

输入

I

0 (I0)

1 (I1)



2 (I2)



3 (I3)



4 (I4)

5 (I5)

6 (I6)

7 (I7)

8 (I8)

9 (I9)

输出 Y3 Y2 Y1 Y0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

输输 出入 4 10 位个 二互 进斥 制的 代数 码码

逻辑表达式
Y3 I8 I9 I8I9
Y2 I4 I5 I6 I7 I4I5I6I7
Y1 I2 I3 I6 I7 I2I3I6I7
Y0 I1 I3 I5 I7 I9 I1I3I5I7I9

Y3 ≥1 I9 I8
Y3 &
I9 I8

逻辑图

Y2

Y1

Y0

≥1

≥1

≥1

I7 I6 I5 I4

I3 I2

(a) 由或门构成

Y2

Y1

I1 I0 Y0

&

&

&

I7 I6 I5 I4

I3 I2

(b) 由与非门构成

I1 I0

2、8421 BCD码优先编码器
真值表

I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 1 × × × × × × × × × 0 1 × × × × × × × × 0 0 1 × × × × × × × 0 0 0 1 × × × × × × 0 0 0 0  1 × × × × × 0 0 0 0  0 1 × × × × 0 0 0 0  0 0 1 × × × 0 0 0 0  0 0 0 1 × × 0 0 0 0  0 0 0 0 1 × 0 0 0 0  0 0 0 0 0 1
优 先 级 别 从 I9至 I0递 降

Y3 Y2 Y1 Y0 1001 1000 0111 0110 0101 0100 0011 0010 0001 0000

逻辑表达式

Y3 I9 I9I8 I9 I8 Y2 I9I8I7 I9I8I7I6 I9I8I7I6I5 I9I8I7I6I5I4

Y1



I9I8I7 I9I8I7



I9I8I6 I9I8I7I6

I9I8I5 I9I8I4 I9I8I7I6I5I4I3



I9I8I7I6I5I4I3I2



I9I8I7 I9I8I6 I9I8I5I4I3 I9I8I5I4I2

Y0 I9 I9I8I7 I9I8I7I6I5 I9I8I7I6I5I4I3 I9I8I7I6I5I4I3I2I1

I9 I8I7 I8I6I5 I8I6I4I3 I8I6I4I2I1

Y3
≥1 &

逻辑图 10线 -4线 优 先 编 码 器

Y2

Y1

Y0

≥1

≥1

≥1

&

&

1

1

1

1

1

1

1

1

I9

I8

I7

I6

I5

I4

I3

I2

I1

I0

在 每 一 个 输 入 端 和 输 出 端 都 加 上 反 相 器 , 便 可 得 到

输 入 和 输 出 均 为 反 变 量 的 8 4 2 1 B C D 码 优 先 编 码 器 。

3、集成10线-4线优先编码器
V C C N C Y3 I3 I2 I1 I9 Y0 16 15 14 13 12 11 10 9
74LS147 12345678
I4 I5 I6 I7 I8 Y2 Y1 G ND
输 入 端 和 输 出 端 都 是 低 电 平 有 效

本节小结
用二进制代码表示特定对象的过程 称为编码;实现编码操作的电路称为 编码器。
编码器分二进制编码器和十进制编 码器,各种译码器的工作原理类似, 设计方法也相同。集成二进制编码器 和集成十进制编码器均采用优先编码 方案。

2.5 译码器
2.5.1 二进制译码器 2.5.2 二-十进制译码器
2.5.3 显示译码器 2.5.4 译码器的应用
退出

把代码状态的特定含义翻译出来的过程称为译码,实 现译码操作的电路称为译码器。
译 码 器 就 是 把 一 种 代 码 转 换 为 另 一 种 代 码 的 电 路 。
2.5.1 二进制译码器
设二进制译码器的输入端为n个,则输出端为2n个, 且对应于输入代码的每一种状态,2n个输出中只有一 个为1(或为0),其余全为0(或为1)。
二进制译码器可以译出输入变量的全部状态,故又 称为变量译码器。

1、3位二进制译码器
真值表

A2 A1 A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

000

1

0

0

0

0

0

0

0

001

0

1

0

0

0

0

0

0

010

0

0

1

0

0

0

0

0

011

0

0

0

1

0

0

0

0

100

0

0

0

0

1

0

0

0

101

0

0

0

0

0

1

0

0

110

0

0

0

0

0

0

1

0

111

0

0

0

0

0

0

0

1

输入:3位二进制代码 输出:8个互斥的信号

逻辑表达式

逻辑图 3线 -8线 译 码 器



Y

0



A 2A1A 0

Y7 Y6

Y1 A 2A1A0



Y

2



A 2A1A 0

&

&

Y5 Y4 &&

Y3 Y2 &&

Y1 Y0 &&

Y

3



A 2A1A 0

Y4 A 2A1A0



Y

5



A 2A1A 0

1

1

1



Y

6



A 2A1A 0

Y 7 A 2 A 1 A 0

A2

A1

A0

电路特点:与门组成的阵列

2、集成二进制译码器74LS138

VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

16 15 14 13 12 11 10 9 74LS138
12345678

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

74LS138

A0 A1 A2

STB STC STA

A0 A1 A2 G2A G2B G1 Y7 GND (a) 引脚排列图

A0 A1 A2

G2A G2B G1

(b) 逻辑功能示意图

A2、A1、A0为二进制译码输入端,Y7 ~ Y0为译码输出端(低电平 有效),G1、G 2 A 、G 2 B 为选通控制端。当G1=1、G2AG2B0时, 译码器处于工作状态;当G1=0、G2AG2B1时,译码器处于 禁止状态。

G2G2AG2B

真值表

输 使能
G1 G2
×1 0×

入 选择 A2 A1 A0 × × × × × ×





Y7 Y6 Y5 Y 4 Y3 Y 2 Y1 Y0
11111111 11111111

1

0

000

11111110

1

0

001

11111101

1

0

010

11111011

1

0

011

11110111

1

0

100

11101111

1

0

101

11011111

1

0

110

10111111

1

0

111

01111111

输入:自然二进制码

输出:低电平有效

译码输入

A 0A1A2

A3 “ 1”

3、74LS138的级联
4线 -16线 译 码 器
使能

A 0A1A2 STA ST B ST C 低位片
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

A 0A1A2 STA ST B ST C 高位片
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15

译码输出

2.5.2 二-十进制译码器
1、8421 BCD码译码器
把二-十进制代码翻译成10个十进制数 字信号的电路,称为二-十进制译码器。
二-十进制译码器的输入是十进制数的4 位二进制编码(BCD码),分别用A3、A2、 A1、A0表示;输出的是与10个十进制数字相 对应的10个信号,用Y9~Y0表示。由于二-十 进制译码器有4根输入线,10根输出线,所 以又称为4线-10线译码器。

A3 A2 A1 A0 0000 000 1 0010 0011 0100 0101 0110 0111 1000 1001

真值表
Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0000000001 0000000010 0000000100 0000001000 00000100 00 00001000 00 0001000000 0010000000 0100000000 1000000000

逻辑表达式 采 用 完 全 译 码 方 案

Y 0A 3A 2A 1A 0 1A 3 Y A 2A 1A 0 Y 2A 3A 2A 1A 0 3A Y 3A 2A 1A 0 Y 4A 3A 2A 1A 0 5A 3 Y A 2A 1A 0 Y 6A 3A 2A 1A 0 7A Y 3A 2A 1A 0 Y 8A 3A 2A 1A 0 9A 3 Y A 2A 1A 0
逻辑图

Y0

Y1 Y2 Y3

Y4 Y5

Y6 Y7

Y8 Y9

&& & & & & & && &

1

1

1

1

A0

A1

A2

A3

将与门换成与非门,则输出 为反变量,即为低电平有效。

Y0

Y1 Y2 Y3

&& & &

Y4 Y5 &&

Y6 Y7 &&

Y8 Y9 &&

1

1

1

1

A0

A1

A2

A3

2、集成8421 BCD码 译码器74LS42

VCC A0 A1 A2 A3 Y9 Y8 Y7

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

16 15 14 13 12 11 10 9 74LS42
12345678

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

74LS42

A0

A1 A2 A3

Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND (a) 引脚排列图

A0

A1 A2 A3

(b) 逻辑功能示意图

输 出 为 反 变 量 , 即 为 低 电 平 有 效 ,   并 且 采 用 完 全 译 码 方 案 。

2.5.3 显示译码器
用来驱动各种显示器件,从而将用二进制代码表示 的数字、文字、符号翻译成人们习惯的形式直观地显示 出来的电路,称为显示译码器。
1、数码显示器

ab cd

a

f

b

g

e

c

d

ef gh (a) 外形图

a b c d e f g h
(b) 共阴极

+VCC a b c d e f g
h (c) 共阳极

共阴极

b=c=f=g=1, a=d=e=0时

c=d=e=f=g=1, a=b=0时

2、显示译码器 真值表 真值表仅适用于共阴极LED

a的卡诺图

A3A2

A1A0

00 01 11 10

00 1

0

×

1

01 0

1

×

1

11 1

1

××

10 1

0

××

aA 3A 2A 0A 1A 0A 2A 0

b的卡诺图

c的卡诺图

A3A2

A3A2

A1A0

00

01

11

10

A1A0

00 01 11 10

00 1

1

×

1

00 1

1

×

1

01 1

0

×

1

01 1

1

×

1

11 1

1

××

11 1

1

××

10 1

0

××

10 0

1

××

bA2A 1A0A 1A0

cA2A1A0

d的卡诺图

e的卡诺图

A3A2

A3A2

A1A0

00 01 11 10 A1A0

00 01 11 10

00 1

0

×

1

00 1

0

×

1

01 0

1

×

0

01 0

0

×

0

11 1

0

××

11 0

0

××

10 1

1

××

10 1

1

××

d A 2 A 0 A 1 A 0 A 2 A 1 A 2 A 1 A 0 eA2A0A1A0

f的卡诺图

g的卡诺图

A3A2

A3A2

A1A0

00

01

11

10

A1A0

00 01 11 10

00 1

1

×

1

00 0

1

×

1

01 0

1

×

1

01 0

1

×

1

11 0

0

××

11 1

0

××

10 0

1

××

10 1

1

××

fA 3A 1A 0A 2A 1A 2A 0 gA 3A 1A 0A 2A 1A 2A 1

逻辑表达式
a A3 A2 A0 A1 A0 A2 A0 b A2 A1 A0 A1 A0 c A2 A1 A0 d A2 A0 A1 A0 A2 A1 A2 A1 A0 e A2 A0 A1 A0 f A3 A1 A0 A2 A1 A2 A0 g A3 A1 A0 A2 A1 A2 A1

逻辑图

a

b

c

d

e

f

g

&

&

&

&

&

&

&

&&

&

&&

&

&

&

&

1

1

1

1

A3

A2

A1

A0

VCC f

2、集成显示译码器 74LS48
引脚排列图
g a bc d e

16 15 14 13 12 11 10 9

12

74LS48 345678

A1 A2 LT BI/RBO RBI A3 A0 GND

功能或 十进制数
BI / RBO (灭灯) LT (试灯)
RBI (动态灭零)
0 1 2
功3 4
能5 表6
7 8 9 10 11 12 13 14 15


LT RBI
× × 0×
10
11 1× 1× 1× 1× 1× 1× 1× 1× 1× 1× 1× 1× 1× 1× 1×


A3 A2 A1 A0 ×××× ×××× 0000 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

BI / RBO
0(输入) 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

输出
abcdefg 0000000 1111111 0000000 1111110 0110000 1101101 1111001 0110011 1011011 0011111 1110000 1111111 1110011 0001101 0011001 0100011 1001011 0001111 0000000

辅助端功能

由 真 值 表 可 以 看 出 , 为 了 增 强 器 件 的 功 能 , 在 74LS48 中 还 设 置 了 一些辅助端。这些辅助端的功能如下:

( 1 ) 试 灯 输 入 端 LT : 低 电 平 有 效 。 当 LT = 0 时 , 数 码 管 的 七 段
应全亮,与输入的译码信号无关。本输入端用于测试数码管的好坏。

( 2 ) 动 态 灭 零 输 入 端 RBI : 低 电 平 有 效 。 当 LT = 1 、RBI =

0、 且 译 码 输 入 全 为 0 时 , 该 位 输 出 不 显 示 , 即 0 字 被 熄 灭 ; 当 译 码 输

入不全为 0 时,该 位正常 显示。本 输入端用 于消隐 无效的 0。如数 据

0034.50 可 显 示 为 34.5。
( 3 ) 灭 灯 输 入 / 动 态 灭 零 输 出 端 BI / RBO : 这 是 一 个 特 殊 的 端 钮 , 有 时 用 作 输 入 , 有 时 用 作 输 出 。 当 BI / RBO 作 为 输 入 使 用 , 且 BI / RBO = 0 时 , 数 码 管 七 段 全 灭 , 与 译 码 输 入 无 关 。 当 BI / RBO 作

为 输 出 使 用 时 , 受 控 于 LT 和 RBI : 当 LT = 1 且RBI = 0 时 ,

BI / RBO

BI / RBO

=0;其 它情 况下

=1。本 端钮主 要用 于显 示多 位

数字时,多个译码器之间的连接。

2.5.4 译码器的应用

1、用二进制译码器实现逻辑函数
①写出函数的标准与或表达式,并变换为与非-与非形式。
Si(Ai,Bi,Ci1) m (1,2,4,7)m 1m 2m 4m 7

Ci(Ai,Bi,Ci1) m (3,5,6,7)m 3m 5m 6m 7
②画出用二进制译码器和与非门实现这些函数的接线图。

Ai Bi Ci-1
1

A0

Y0

A1

Y1

A2

Y2

74LS138

Y3 Y4

STA

Y5

STB

Y6

STC

Y7

&

Si

&

Ci

2、用二进制译码器实现码制变换

8

A0

4

A1

2

1

A2



A3

Y0

Y1

Y2



Y3 Y4



Y5



Y6



Y7

Y8

Y9

Y 10

Y 11

Y 12

Y 13

Y 14

Y 15

A0



A1

3



A2

A3

Y0

Y1

Y2

Y3

Y4

Y5 Y6 Y7

十 进

Y8



Y9



Y 10

Y 11

Y 12

Y 13

Y 14

Y 15

2

A0

4

A1

2

1

A2



A3

Y0

Y1

Y2

Y3

Y4

Y5 Y6



Y7



Y8



Y9 Y 10



Y 11

Y 12

Y 13

Y 14

Y 15

3、数码显示电路的动态灭零
小 数 点 1

LT RBI RBO
A3A2A1A0

LT RBI RBO
A3A2A1A0

LT RBI RBO
A3A2A1A0

LT RBO RBI
A3A2A1A0

LT RBO RBI
A3A2A1A0

LT RBO RBI
A3A2A1A0

0 000 0 000 10 01 0 01 1 0 111 00 00
整 数 部 分 : 高 位 的 B / R I 与 低 B 位 的 R O 相 连 B 小 数 部 分 : 低 位 的 B / R I 与 高 B 位 的 R O 相 连 B

本节小结
把代码状态的特定含义翻译出来的过程称为译 码,实现译码操作的电路称为译码器。实际上译 码器就是把一种代码转换为另一种代码的电路。
译码器分二进制译码器、十进制译码器及字符 显示译码器,各种译码器的工作原理类似,设计 方法也相同。
二进制译码器能产生输入变量的全部最小项, 而任一组合逻辑函数总能表示成最小项之和的形 式,所以,由二进制译码器加上或门即可实现任 何组合逻辑函数。此外,用4线-16线译码器还可 实现BCD码到十进制码的变换。

2.6 数据选择器
2.6.1 4选1数据选择器 2.6.2 集成数据选择器 2.6.3 用数据选择器实现组合逻辑函数
退出

输 入 数 据
真值表

2.6.1 4选1数据选择器

输 入 输 出地



DA 1 A 0 D 0 0 0 D 1 0 1

Y

D 0 D 1

变 量

D 2 1 0 D 3 1 1

D 2 由地址码决 D 3 定从4路输
入中选择哪

逻辑表达式

1路输出。

3
Y D 0 A 1 A 0 D 1 A 1 A 0 D 2 A 1 A 0 D 3 A 1 A 0 D im i i 0

A1 1 A0 1

逻辑图

Y ≥1

&

&

&

&

1

1

D0

D1

D2

D3

2.6.2 集成数据选择器

集成双4选1数据选择器74LS153

VCC 2S A0 2D3 2D2 2D1 2D0 2Y

输入 输 出

16 15 14 13 12 11 10 9 74LS153
12345678

SDA 1 A 0 Y 1× × ×0

0D 0 0 0 0D 1 0 1

D 0 D 1

0D 2 10 D 2

1 S A 1 1 D 3 1 D 2 1 D 1 1 D 0 1 Y G N D 0D 3 11 D 3

选通控制端S为低电平有效,即S=0时芯片被选 中,处于工作状态;S=1时芯片被禁止,Y≡0。

集成8选1数 据选择器
74LS151

VCC D 4 D5 D6 D 7 A0 A1 A 2
16 15 14 13 12 11 10 9 74LS151
12345678

D3 D2 D1 D0 Y Y S GND
S = 1 时 , 选 择 器 被 禁 止 , 无 论 地 址 码 是 什 么 , Y 总 是 等 于 0
7
Y D 0 A 2 A 1 A 0 D 1 A 2 A 1 A 0 D 7 A 2 A 1 A 0D im i i 0
0 7
Y D 0 A 2 A 1 A 0 D 1 A 2 A 1 A 0 D 7 A 2 A 1 A 0D im i i 0





7 4

D

A2 A1 A0 S

L

×××× 1

S

D0

0

0

0

0

1

D1

0

0

1

0

5 1

D2

0

1

0

0



D3

0

1

1

0



D4

1

0

0

0



D5

1

0

1

0



D6

1

1

0

0

D7

1

1

1

0

输出

YY

0

1

D0

D0

D1

D1

D2

D2

D3 D4

D3 D4 D5

D5

D6

D6

D7

D7

数据选择器的扩展

Y

≥1

Y2

Y2

Y1

Y1

Y

Y

74LS151(2) D7 … D0 A2A1A0 EN S2 1

Y

Y

74LS151(1) D7 … D0 A2A1A0 EN
S1

D15 … D8

D7 … D0 A3A2A1A0

A 3 = 0 时 , S 1 = 0 、 S 2 = 1 , 片 ( 2 ) 禁 止 、 片 ( 1 ) 工 作

A 3 = 1 时 , S 1 = 1 、 S 2 = 0 , 片 ( 1 ) 禁 止 、 片 ( 2 ) 工 作

2.6.2 用数据选择器实现逻辑函数
基本原理

数据选择器的主要特点:

2 n 1

(1)具有标准与或表达式的形式。即:Y Dimi

(2)提供了地址变量的全部最小项。

i0

(3)一般情况下,Di可以当作一个变量处理。

因为任何组合逻辑函数总可以用最小项之和的标准形 式构成。所以,利用数据选择器的输入Di来选择地址变量 组成的最小项mi,可以实现任何所需的组合逻辑函数。

基本步骤

逻辑函数

n个地址变量的

数据选择器,

不需要增加门

1

电路,最多可

实现n+1个变

量的函数。

LA B CA B CAB

3个变量,选用4

1

选1数据选择器。

确定数据选择器

选用74LS153

2

2

74LS153有两个

地址变量。

确定地址变量

A1=A、A0=B

3
求Di

3
(1)公式法
函数的标准与或表达式:
LABCABCAB m0Cm1Cm20m31
4选1数据选择器输出信号的表达式:
Y m 0 D 0 m 1 D 1 m 2 D 2 m 3 D 3
比较L和Y,得: D 0 C 、 D 1 C 、 D 2 0 、 D 3 1

4
画连线图

4
L Y
1
2 74LS153 D 0 D1 D2 D3 A 1 A0 ST
C C 01 AB0

求Di的 方法

(2)真值表法

mi

ABC

000

L 0

C=1时L=1, 故D0=C

m0

001

1

C=0时L=1,

010 m1

1

故D1=C

011

0

100

0

L=0,故

m2

101

0

D2=0

110

1

m3

111

1

L=1,故 D3=1

(3)图形法

求Di的

AB 00 C

01

11

10

方法

00 1 1 0

11 0 1 0

D0

D1 D3

D2

D 0 C 、 D 1 C 、 D 2 0 、 D 3 1

例 用数据选择器实现函数:
L ( A ,B , C ,D ) m ( 0 , 3 , 4 , 5 , 9 , 1 , 1 , 1 0 , 1 1 ) 2 3

①选用8选1数据选择器74LS151

②设A2=A、A1=B、A0=C

③求Di

D0=D D2=1

D6=1

D4=D

AB

CD

00 01 11 10

00 1

1

1

0

01 0

1

1

1

11 1

0

0

1

10 0

0

0

1

D1=D D3=0 D7=0 D5=1

④画连线图

L

Y 74LS151 D0 D1 D2 D3 D4 D5 D6 D7

A2 A1 A0 EN

D D 10D 110 A BC 0

本节小结
数据选择器是能够从来自不同地址的多路数字信 息中任意选出所需要的一路信息作为输出的组合电 路,至于选择哪一路数据输出,则完全由当时的选 择控制信号决定。
数据选择器具有标准与或表达式的形式,提供了 地址变量的全部最小项,并且一般情况下,Di可以 当作一个变量处理。因为任何组合逻辑函数总可以 用最小项之和的标准形式构成。所以,利用数据选
择器的输入Di来选择地址变量组成的最小项mi,可
以实现任何所需的组合逻辑函数。
用数据选择器实现组合逻辑函数的步骤:选用数 据选择器→确定地址变量→求Di→画连线图。

2.7 数据分配器
2.7.1 1路-4路数据分配器 2.6.2 集成数据分配器及其应用
退出

2.7.1 1路-4路数据分配器







输入

输出





A1 A0 Y0 Y1 Y2 Y3





0 0D 000



真值表 D

0 1 0 D 0 0 由地址码决

1 0 0 0 D 0 定将输入数

1

1

0

0

0

D

据D送给哪 1路输出。

逻辑表达式

Y0 DA1A0 Y2D1A0

Y1DA1A0 Y3D1A0

逻辑图

Y0 DA1A0 Y2D1A0

Y0

Y1

&

&

Y1DA1A0 Y3D1A0

Y2

Y3

&

&

D

1 A1

1 A0

2.7.2 集成数据分配器及其应用

集成数据分配器

把二进制译码器的使能端作为数据输入端,二进制代码输入端作 为地址码输入端,则带使能端的二进制译码器就是数据分配器。
由74LS138构成的1路-8路数据分配器

Y0

数据输入端
D

Y1

G 2B ST C 74LS138

Y2 Y3

数 据

G1=1 G2A=0

1 G 1 ST A G 2A ST B

Y4



Y5 Y6



Y7

地址输入端

A2 A1 A0

数据分配器的应用
数据分配器和数据选择器一起构成数据分时传送系统

数据发送端

数据接收端

D0



D1 D2



D3 73LS151 Y



D4

D5



D6

S EN

D7

A2 A1 A0

Y0

Y1

G2BSTC 74LS138

Y2 Y3

数 据

1 G1 STA G2A STB

Y4



Y5

Y6



Y7

A2 A1 A0

选择控制端

本节小结
数据分配器的逻辑功能是将1个输入数据传送到 多个输出端中的1个输出端,具体传送到哪一个输 出端,也是由一组选择控制信号确定。
数据分配器就是带选通控制端即使能端的二进 制译码器。只要在使用中,把二进制译码器的选 通控制端当作数据输入端,二进制代码输入端当 作选择控制端就可以了。
数据分配器经常和数据选择器一起构成数据传 送系统。其主要特点是可以用很少几根线实现多 路数字信息的分时传送。

2.8 只读存储器 (ROM)
2.8.1 ROM的结构及工作原理 2.8.2 ROM的应用 2.8.3 ROM容量扩展 退出

存储器的分类
RAM:在工作时既能从中读出(取出)信息,又能 随时写入(存入)信息,但断电后所存信息消失。 ROM:在工作时只能从中读出信息,不能写入信息, 且断电后其所存信息在仍能保持。
ROM的分类
掩膜ROM:不能改写。 PROM:只能改写一次。 EPROM:可以改写多次。

2.8.1 ROM的结构及工作原理

1、ROM的结构

存储容量=字线数×位线数=2n×b(位)

A0



A1


输 ……

入 An-1

W0

字线

W1





Wi





W2n 1

地址译码器
存储单元地址

输出数据
D0 D1 … Db-1
… 位线 0 单元 1 单元

i 单元

2n-1 单元
存储体

2、ROM的工作原理

4

× A1

1

4 A0

1



R

O

M

D3 D2

D1

D0

≥1 ≥1 ≥1 ≥1

& W0

W0m0A1A0

& W1

W1m1A1A0

& W2

W2m2A1A0

& W3

W3 m3A1A0

地址译码器

存储体

D 3 W 0 W 2 m 0 m 2 D 1 W 0 W 3 m 0 m 3

D 2 W 1 W 2 W 3 m 1 m 2 m 3 D 3 W 0 W 1 W 3 m 0 m 1 m 3

存储内容

地址

字线

存储内 容

A1 A0 00

W0 W1 W2 W3 1000

D3 D2 D1 D0 1011

01

0100 0101

10

0010 1100

11

0001 0111

对 于 给 定 的 地 址 , 相 应 一 条 字 线 输 出 高 电 平 , 与 该 字 线 相 连 接 的 或 门 输 出 为1, 未 连 接 的 或 门 输 出 为0。

A1=0 A1 A0=0 A0
地址 A1 A0 00 01 10 11

D3=1 D2=0 D1=1 D0=1

D3 D2

D1

D0

≥1 ≥1 ≥1 ≥1

1

& W0

W0=1

1

& W1

W1=0

& W2

W2=0

& W3

W3=0

字线 W0 W1 W2 W3 1000 0100 0010 0001

存储内 容 D3 D2 D1 D0 1011 0101 1100 0111

A1=0 A1 A0=1 A0
地址 A1 A0 00 01 10 11

D3=0 D2=1 D1=0 D0=1

D3 D2

D1

D0

≥1 ≥1 ≥1 ≥1

1

& W0

W0=0

1

& W1

W1=1

& W2

W2=0

& W3

W3=0

字线 W0 W1 W2 W3 1000 0100 0010 0001

存储内 容 D3 D2 D1 D0 1011 0101 1100 0111

A1=1 A1 A0=0 A0
地址 A1 A0 00 01 10 11

D3=1 D2=1 D1=0 D0=0

D3 D2

D1

D0

≥1 ≥1 ≥1 ≥1

1

& W0

W0=0

1

& W1

W1=0

& W2

W2=1

& W3

W3=0

字线 W0 W1 W2 W3 1000 0100 0010 0001

存储内 容 D3 D2 D1 D0 1011 0101 1100 0111

A1=1 A1 A0=1 A0
地址 A1 A0 00 01 10 11

D3=0 D2=1 D1=1 D0=1

D3 D2

D1

D0

≥1 ≥1 ≥1 ≥1

1

& W0

W0=0

1

& W1

W1=0

& W2

W2=0

& W3

W3=1

字线 W0 W1 W2 W3 1000 0100 0010 0001

存储内 容 D3 D2 D1 D0 1011 0101 1100 0111

ROM的简化画法

与门阵列(地址译码器) m0

Y3 Y2 Y1 Y0





m1





m2





m3









A1 A1 A0 A0

或门阵列(存储矩阵)



地址译码器产 生了输入变量 连接 的全部最小项

存储体实现 了有关最小 项的或运算 断开

2.8.2 ROM的应用

1、用ROM实现组合逻辑函数

逻辑表达式
1
真值表或最 小项表达式

Y1 A B C Y2 AB AC BC Y3 ABD BCD BCD Y4 AC BC BD ABC

按A、B、C、 D排列变量, 并将Y1、Y2 扩展成为4

1

变量的逻辑

函数。

Y1 m(1,4,8,13)

Y2 m(6,7,10,11,12,13,14,15)

Y3



m(1,7,9,12,14,15)

Y4 m(0,1,3,4,5,9,10,11,12,13)

2
选 择 R O M, 画 阵 列 图

2

与 门 阵 列 (地 址 译 码 器 )

m0

Y1 Y2 Y3 Y4

m1

m2

m3

m4

m5

m6

m7

m8

m9

m 10

m 11

m 12

m 13

m 14

m 15

AABBCCD D

或 门 阵 列 (存 储 矩 阵 )

2、用ROM作函数运算表
例 用ROM构成能实现函 数y=x2的运算表电路。
设x的取值范围为0~15的正整数, 则对应的是4位二进制正整数,用 B=B3B2B1B0表示。根据y=x2可算 出y的最大值是152=225,可以用 8 位 二 进 制 数 Y = Y7Y6Y5Y4Y3Y2Y1Y0 表 示 。 由 此 可 列 出 Y = B2 即 y = x2 的真值表。

输入







B3 B2 B1 B0 0000

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 00000000

十进制数 0

0001 00000001

1

0010 00000100

4

0011 00001001

9

0100 00010000

16



0101 00011001

25



0110 00100101

36



0111 00110001

49

1000 01000000

64

1001 01010001

81

1010 01100100

100

1011 01111001

121

1100 10010000

144

1101 10101001

169

1110 11000100

196

1111 11100001

225

Y 7 m (12 ,13 ,14 ,15 )



Y 6 m ( 8 ,9 ,10 ,11 ,14 ,15 )

逻 辑

Y5



m ( 6 , 7 ,10 ,11 ,13 ,15 )



Y 4 m ( 4 , 5 , 7 , 9 ,11 ,12 )

达 式



Y 3 m ( 3 ,5 ,11 ,13 )

Y2





m ( 2 , 6 ,10 ,14 )



Y

1



0

Y 0 m (1 , 3 , 5 , 7 , 9 ,11 ,13 ,15 )

阵列图

与 门 阵 列 (地 址 译 码 器 ) m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m 10 m 11 m 12 m 13 m 14 m 15
B3 B3 B2 B2 B1 B1 B0 B0

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 或 门 阵 列 (存 储 矩 阵 )

3、用ROM作字符发生器电路
D4 D3 D2 D1 D0

输出缓冲器

A2





A1



A0





用ROM存储字符Z

2.8.3 ROM的容量扩展

E

P

VCC A14 A13 A8 A9 A11 OE A10 CS O7 O6 O5 O4 O3

R 28 27 26 25 24 23 22 21 20 19 18 17 16 15

O

27256(32k×8)

M

1 2 3 4 5 6 7 8 9 10 11 12 13 14



片 VPP A12 A7 A6 A5 A4 A3 A2 A1 A0 O0 O1 O2 GND

2 7

正常使用时,VCC=5V,VPP=5V。编程时,VPP=25V。 OE为输出使能端,OE=0时允许输出;OE=1时,输出

2 被禁止,ROM输出端为高阻态。

5 CS为片选端,CS=0时,ROM工作;CS=1时,ROM停 6 止工作,且输出为高阻态(不论OE为何值)。

1、位扩展(字长的扩展)

用两片27256扩展成32k×16位EPROM

地址总线A14~A0

27256

A0

… … O0

……
A14

CS O7

CS

OE

8 位总线D7~D0

16



27256 A0
… … O0

8 位总线D15~D8

数 据 总 线

……
A14 CS O7 OE

D15
~
D0

OE

地址线及控制线分别并联

输出一个作为高8位,另一个作为低8位

2、字扩展(字数扩展,地址码扩展)
用4片27256扩展成4×32k×16位EPROM

27256(1)

A0

… … O0

……
A14

CS

O7

OE

27256(2)

A0
… … O0

……
A14

CS

O7

OE

27256(3)

A0
… … O0

……
A14

CS

O7

OE

地址总线 A16~A0

OE

高位地址A15、A16作 为2线-4线译码器的 输入信号,经译码 后产生的4个输出信 号分别接到4个芯片 的CS端

A0

Y0

A1

Y1 Y0

Y2 Y1

ST
1

Y3

Y2

2 74LS139

Y3

27256(4)

A0
… … O0

……
A14

CS

O7

OE

数据总线 D7~D8

OE端、输出 线及地址线 分别并联

本节小结
只读存储器在存入数据以后,不能用简单的方法 更改,即在工作时它的存储内容是固定不变的,只能 从中读出信息,不能写入信息,并且其所存储的信息 在断电后仍能保持,常用于存放固定的信息。
ROM由地址译码器和存储体两部分构成。地址译 码器产生了输入变量的全部最小项,即实现了对输入 变量的与运算;存储体实现了有关最小项的或运算。 因此,ROM实际上是由与门阵列和或门阵列构成的组 合电路,利用ROM可以实现任何组合逻辑函数。
利用ROM实现组合函数的步骤:(1)列出函数 的真值表或写出函数的最小项表达式。(2)选择合适 的ROM,画出函数的阵列图。

2.9 可编程逻辑 器件(PLD)
2.9.1 PLD的基本结构 2.9.2 PLD的分类 2.9.3 PLA应用 退出

2.9.1 PLD的基本结构

PLD的基本结构

输 入 输 入 电 路输 入 项与 门 阵 列与 项或 门 阵 列 …

或 项输 出 电 路 …输 出

门电路的简化画法

A1

A

A

(a) 缓 冲 器 画 法

ABCD

ABCD

×&
Y = A · C · D
(b) 与 门 画 法

× ≥ 1 Y = A + B + C
(c) 或 门 画 法

2.9.1 PLD分类

分类 PROM
PLA PAL GAL

与阵列 固定
可编程 可编程 可编程

或阵列 可编程 可编程
固定 固定

输出电路 固定 固定 固定
可组态

2.9. PLA的应用
用PLA实现逻辑函数的基本原理 是基于函数的最简与或表达式
例 用PLD实现下列函数
YY12AABBACCBACBCABCABCABC Y3 ABDBCD BCD Y4 ACBCBDABC
各函数已是最简

A BC D

Y1 Y2 Y3 Y4

111 1

≥1 ≥1 ≥1 ≥1
&

&

&



&



& &



&

&

&

&

&

&

&

&

    与 阵 列 (可 编 程 )       

或 阵 列 (可 编 程 )

本节小结
PLD的主体是由与门和或门构成的与阵列 和或阵列,因此,可利用PLD来实现任何 组合逻辑函数,GAL还可用于实现时序逻 辑电路。
用PLA实现逻辑函数的基本原理是基于函 数的最简与或表达式。用PLA实现逻辑函 数时,首先需将函数化为最简与或式,然 后画出PLA的阵列图。

第12章 时序逻辑电路
学习要点: ?触发器的逻辑功能及使用 ?时序电路的分析方法和设计方法 ?计数器、寄存器等中规模集成电路的逻 辑功能和使用方法

第3章 时序逻辑电路
3.1 触发器 3.2 时序逻辑电路的分析与设计方法 3.3 计数器 3.4 寄存器 3.5 顺序脉冲发生器 3.6 随机存取存储器(ROM)
退出

3.1 触发器
3.1.1 基本RS触发器 3.1.2 同步触发器 3.1.3 主从触发器 3.1.4 边沿触发器
3.1.5 不同类型触发器间的转换 退出

触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态:0状态和1状态; 在不同的输入情况下,它可以被置成0状
态或1状态; 当输入信号消失后,所置成的状态能够保
持不变。
所以,触发器可以记忆1位二值信号。根据逻 辑功能的不同,触发器可以分为RS触发器、 D触发器、JK触发器、T和T?触发器;按照结 构形式的不同,又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。

3.1.1 基本RS触发器

信号输出端,Q=0、Q=1的状态称0

状态,Q=1、Q=0的状态称1状态,





Q

Q

Q

Q







&

&

S

R





S



R (a) 逻辑图

S

R

(b) 逻辑符号



信号输入端,低电平有效。

工作原理

Q

Q

0

1

RS

Q

10

0

&

&

S1

0R

①R=0、S=1时:由于R=0,不论原来Q为0还是1,都有Q=1; 再由S=1、Q=1可得Q=0。即不论触发器原来处于什么状态都 将变成0状态,这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。

Q1

0Q

&

&

RS

Q

10

0

01

1

S0

1R

②R=1、S=0时:由于S=0,不论原来Q为0还是1,都有Q=1; 再由R=1、Q=1可得Q=0。即不论触发器原来处于什么状态都 将变成1状态,这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。

Q 10

01 Q

&

&

RS 10 01 11

Q 0 1 不变

S1

1R

③R=1、S=1时:根据与非门的逻辑功能不难推知,触发器保 持原有状态不变,即原来的状态被触发器存储起来,这体现了 触发器具有记忆能力。

? Q 1

1Q

&

&

S0

0R

RS 10 01 11 00

Q 0 1 不变 不定

④R=0、S=0时:Q=Q=1,不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等,在两输入端的0同时撤除 后,将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况,这就是基本RS触发器的约束条件。

特性表(真值表)

态现 ,态 也: 就触 是发 触器 发接 器收 原输 来入 的信 稳号 定之 状前 态的 。状

R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
11 0 11 1

Qn1
不用 不用
0 0 1 1
0 1

功能
不允许
Qn1 0
置0
Qn1 1
置1
Qn1 Qn
保持

的次 新态 的: 稳触 定发 状器 态接 。收
输 入 信 号 之 后 所 处

次态Qn+1的卡诺图

  RS
Qn

00 01 11 10

0× 0 0 1

1× 0 1 1

特性方程

Qn1 (S)RQn SRQn



RS 1

约束条件

触发器的特性方程就是触发器次态Qn+1 与输入及现态Qn之间的逻辑关系式

状态图

描述触发器的状态转换关系及转换条件的图形称为状态图 10/

×1/

0

1

1×/

01/ ①当触发器处在0状态,即Qn=0时,若输入信号 RS=01或 11,触发器仍为0状态;
若 RS=10,触发器就会翻转成为1状态。
②当触发器处在1状态,即Qn=1时,若输入信号 RS=10或 11,触发器仍为1状态; 若 RS=01,触发器就会翻转成为0状态。

波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图
R S Q
Q
置1 保持 置1 置0 置1 不允许 置1

基本RS触发器的特点
(1)触发器的次态不仅与输入信号状态有关,而且与触 发器的现态有关。 (2)电路具有两个稳定状态,在无外来触发信号作用时, 电路将保持原状态不变。 (3)在外加触发信号有效时,电路可以触发翻转,实现 置0或置1。 (4)在稳定状态下两个输出端的状态和必须是互补关系, 即有约束条件。
在数字电路中,凡根据输入信号R、S情况的 不同,具有置0、置1和保持功能的电路,都 称为RS触发器。

集成基本RS触发器
2S

VCC 4S 4R 4Q 3SA 3SB 3R 3Q

VDD 4S 4R 1Q 2R 2S 3Q 2Q

16 15 14 13 12 11 10 9 74LS279
12345678

16 15 14 13 12 11 10 9 CC4044
12345678

1R 1SA 1SB 1Q 2R 2S 2Q GND (a) 74LS279的引脚图

4Q NC 1S 1R EN 1R 1S VSS
(b) CC4044的引脚图

1S

EN=1时工作

EN=0时禁止

Q
G1 &
S
G3 &

3.1.2 同步触发器

1、同步RS触发器

Q
& G2
R
& G4

Q

Q

Q

Q

S CP R

Q

Q

1S C1 1R

S CP R (a) 逻辑电路

S CP R

S CP R

(b) 曾用符号 (c) 国标符号

CP=0时,R=S=1,触发器保持原来状态不变。

CP=1时,工作情况与基本RS触发器相同。

CP

R

S

Qn

Q n +1

功能

0

×

×

×

Qn

Q n1 Q n 保 持

1

0

0

0

0

Q n1 Q n 保 持

特1

0

0

1

1

性1

0

1

0

1

Q n1 1 置 1

表1

0

1

1

1

1

1

0

0

0

Q n1 0 置 0

1

1

0

1

0

1

1

1

0

不用

1

1

1

1

不用

不允许

特性 方程

Qn1 S RQn



CP=1期间有效

RS0

主 (1)时钟电平控制。在CP=1期间接收输入信号,

要 CP=0时状态保持不变,与基本RS触发器相比,对触



发器状态的转变增加了时间控制。 (2)R、S之间有约束。不能允许出现R和S同时为1

点 的情况,否则会使触发器处于不确定的状态。

CP
波R 形S 图
Q
Q
不 置 不 置不置 不置 不不不 变 1 变 0 变 1 变 0 变变变

2、同步JK触发器

Q

Q

Q

Q

Q

Q

G1 & G3 &

& G2 & G4

Q

Q

J CP K

1J C1 1K

J CP K (a) 逻辑电路

J CP K (b) 曾用符号

J CP K (c) 国标符号

将S=JQn、R=KQn代入同步RS触发器的特性方程,得 同步JK触发器的特性方程:

Qn1SRQnJQnKQ nQn

JQnKQn

CP=1期间有效

特性表

C P J K Q n Q n+1

功能

0 ×××

Qn

Q n1 Q n 保 持

1 000 1001 1010 1011 1100 1101 1110 1111

0

Q n1 Q n 保 持

1

0

Q n1 0 置 0

0

1

Q n1 1 置 1

1

1

Q

n 1



Q

n
翻转

0

JK=00时不变 JK=01时置0 JK=10时置1 JK=11时翻转

JK=1×/


态 0×/

0



1

×0/

×1/

CP
波 形J 图K
Q
Q
在数字电路中,凡在CP时钟脉冲控制下,根据输
入信号J、K情况的不同,具有置0、置1、保持和
翻转功能的电路,都称为JK触发器。

Q G1 &

3、同步D触发器(D锁存器)

Q

Q

Q

Q

Q

& G2 G1 &

& G2

G3 &

& G4

S

1

R

D

CP

(a) D 触发器的构成

G3 & S

& G4 R

1D C1

D

CP

D CP

(b) D 触发器的简化电路 (c) 逻辑符号

将S=D、R=D代入同步RS触发器的特性方程,得同步 D触发器的特性方程:

Q n1SRQ nDD Q nDCP=1期间有效

D=1/


态 0/

0



1

1/

0/

CP
波 形D 图Q
Q

在数字电路中,凡在CP时钟脉冲控制下,根据输 入信号D情况的不同,具有置0、置1功能的电路, 都称为D触发器。

CP3、4

集成同步D触发器

VCC 4D 4Q 4Q 2G 3Q 3Q 3D
16 15 14 13 12 11 10 9 74LS375
12345678

VDD 4Q 4D 3D 3Q 3Q 2Q 2Q
16 15 14 13 12 11 10 9 CC4042
12345678

1D 1Q 1Q 1G 2Q 2Q 2D GND (a) 74LS375 的引脚图

4Q 1Q 1Q 1D CP POL 2D VSS (b) CC404的引脚图

CP1、2

POL=1时,CP=1有效,锁存 的内容是CP下降沿时刻D的值; POL=0时,CP=0有效,锁存 的内容是CP上升沿时刻D的值。

3.1.3 主从触发器
1、主从RS触发器

Q

Q

G1 &

& G2

G3 &
Qm G5 &

从触发器

& G4 CP

Qm

0

& G6 1 G 9

G7 & 主 触 发 器 & G8

S

R

(a) 逻 辑 电 路

1
CP

工作原理
(1)接收输入信号过程 CP=1期间:主触发器控制门G7、
G8打开,接收输入信号R、S,有: Qmn1 S RQmn RS0
从触发器控制门G3、G4封锁,其 状态保持不变。

Q

Q

G1 &

& G2

G3 &
Qm G5 &

从触发器

&

G4 CP

Qm

1

& G6 1 G 9

G7 & 主 触 发 器 & G8

0

S

R CP

(2)输出信号过程 CP下降沿到来时,主触发器控 制门G7、G8封锁,在CP=1期间 接收的内容被存储起来。同时,
从 触 发 器 控 制 门 G3 、 G4 被 打 开 , 主触发器将其接收的内容送入
从触发器,输出端随之改变状
态。在CP=0期间,由于主触发
器保持状态不变,因此受其控
制的从触发器的状态也即Q、Q 的值当然不可能改变。

特性 方程

Qn1 S RQn



CP下降沿到来时有效

RS0

逻辑符号

电路特点

Q

Q

Q

Q

S CP R

S CP R (b) 曾 用 符 号

Q

Q

1S C1 1R
S CP R (c) 国 标 符 号

主从RS触发器采用主从控制 结构,从根本上解决了输入
信号直接控制的问题,具有 CP=1期间接收输入信号, CP 下 降 沿 到 来 时 触 发 翻 转 的特点。但其仍然存在着约 束问题,即在CP=1期间, 输入信号R和S不能同时为1。

Q
G1 & G3 & Qm G5 & G7 &
J

2、主从JK触发器

Q



SJQn RKQ n

& G2 从 & G4

代入主从RS触发器的特性方程, 即可得到主从JK触发器的特性 方程:

Qm & G6

1 G9

Qn1 S RQn JQ n KQnQn



& G8

JQ n KQn CP下降沿到来时有效

K

CP

主从JK触发器没有约束。

J

0

0



0



0



1

1

1

1

CP
时 序J
图K

Q

K

Qn

0

0

0

1

1

0

1

1

0

0

0

1

1

0

1

1

Q n +1 0 1 0 0 1 1 1 0

功能
Q n1 Q n

保持

Q n1 0

置0

Q n1 1

置1

Q n1 Q n 翻 转

逻辑符号

Q

Q

Q

Q

Q

Q

J CP K

1J C1 1K

J CP K 曾用符号

J CP K 国标符号

电路特点
①主从JK触发器采用 主从控制结构,从根 本上解决了输入信号 直接控制的问题,具 有 CP=1期间接收 输入信号,CP下降沿 到来时触发翻转的特 点。
②输入信号J、K之间 没有约束。
③存在一次变化问题。

Q
0

G1 &

SD

1

1

G3 &

0

G5 &
1

G7 &

带清零端和预置端的 主从JK触发器

Q
1
& G2
& G4
1
& G6

RD
0
1 G9

SD
0

Q
1
G1 &
G3 &
1
G5 &

& G8

G7 &

Q
0
& G2
1
& G4
0
& G6
1
& G8

RD
1
1 G9

J

K

CP

RD=0,直接置0

J

K

CP

SD=0,直接置1

带清零端和预置端的主从 JK触发器的逻辑符号

Q

Q

Q

Q

Q

Q

SD

SD

RD

RD

J CP K

S 1J C1 1K R

J CP K 曾用符号

SDJ CP K RD 国标符号

集成主从JK触发器
低电平有效

KK1K2K3

1K 1Q 1Q GND 2K 2Q 2Q 2J

VCC SD RD K3 K2 K1 Q

16 15 14 13 12 11 10 9 74LS76
12345678

14 13 12 11 10 9 8 7472
1234567

1CP 1SD 1RD 1J VCC2CP 2SD 2RD
(a) 74LS76 的引脚图

NC CP J1 J2 J3 Q GND (b) 7472 的引脚图

低电平有效 CP下降沿触发

J J1J2J3

与输入主从JK触发器的逻辑符号

Q

Q

1J

2K

S

&

CP

&

R

S D J1 J2 J3 C P K 1 K 2 K 3 R D
主从JK触发器功能完善,并且输入信号J、K之间没有约 束。但主从JK触发器还存在着一次变化问题,即主从JK 触发器中的主触发器,在CP=1期间其状态能且只能变化
一次,这种变化可以是J、K变化引起,也可以是干扰脉冲
引起,因此其抗干扰能力尚需进一步提高。

Q

G1 &

G3 &



1 Qm
G5 &

G7 &



1 D

3.1.4 边沿触发器

1、边沿D触发器

Q

& G2

工作原理

& G4 Qm

& G6

1

& G8

(1)CP=0时,门G7、G8被封 锁,门G3、G4打开,从触发器 的 状 态 取 决 于 主 触 发 器 Q=Qm 、 Q=Qm,输入信号D不起作用。 (2)CP=1时,门G7、G8打开, 门G3、G4被封锁,从触发器状 态不变,主触发器的状态跟随
输入信号D的变化而变化,即
在CP=1期间始终都有Qm=D。

CP

Q

G1 &

G3 &



1 Qm
G5 &

G7 &



1 D

Q & G2 & G4
Qm & G6 1 & G8
CP

(3)CP下降沿到来时,封锁门 G7、G8,打开门G3、G4,主触 发器锁存CP下降时刻D的值,即 Qm=D,随后将该值送入从触发 器,使Q=D、Q=D。 (4)CP下降沿过后,主触发器 锁存的CP下降沿时刻D的值被保 存下来,而从触发器的状态也将 保持不变。 综上所述,边沿D触发器的特性 方程为:
Qn1 D 下降沿时刻有效
边沿D触发器没有一次变化问题。

逻辑符号

Q

Q

Q

Q

Q

Q

D CP

D CP 曾用符号

1D C1
D CP 国标符号

集成边沿D触发器

VCC 2RD 2D 2CP 2SD 2Q 2Q

VCC 2Q 2Q 2CP 2RD 2D 2SD

14 13 12 11 10 9 8 74LS74
1234567

14 13 12 11 10 9 8 CC4013
1234567

1RD 1D 1CP 1SD 1Q 1Q GND (a) 74LS74 引脚排列图

1Q 1Q 1CP 1RD 1D 1SD VSS (b) CC4013 引脚排列图

CP上升沿触发

注意:CC4013的异步输入端RD和SD为高电平有效。

2、边沿JK触发器

Q

Q

D J Q n KQ n

&

&

&

&

1

&

&

( J Q n ) KQ n

( J Q n )( K Q n )

JQ n K Q n JK

JQ n K Q n

1

Qn1 D

J

≥1

&

&

JQn KQn

≥1 D

1

K

&

CP下降沿时刻有效

CP

边沿JK触发器 的逻辑符号

边沿JK触发 器的特点

Q

Q

Q

Q

J CP K

J CP K 曾用符号

Q

Q

1J C1 1K
J CP K 国标符号

①边沿触发,无一 次变化问题。
②功能齐全,使用 方便灵活。
③抗干扰能力极强, 工作速度很高。

集成边沿JK触发器

VCC 1RD2RD2CP 2K 2J 2SD 2Q VDD 2Q 2Q 2CP 2RD2K 2J 2SD

16 15 14 13 12 11 10 9 74LS112
12345678

16 15 14 13 12 11 10 9 CC4027
12345678

1CP 1K 1J 1SD1Q 1Q 2QGND 1Q 1Q1CP 1RD 1K 1J 1SD VSS

(a) 74LS112 的引脚图

(b) CC4027 的引脚图

注 意

①74LS112为CP下降沿触发。 ②CC4027为CP上升沿触发,且其 异步输入端RD和SD为高电平有效。

3.1.5 不同类型触发器之间的转换
转换方法:
利用令已有触发器和待求触发器的特性方程相等 的原则,求出转换逻辑。
转换步骤:
(1)写出已有触发器和待求触发器的特性方程。 (2)变换待求触发器的特性方程,使之形式与 已有触发器的特性方程一致。 (3)比较已有和待求触发器的特性方程,根据 两个方程相等的原则求出转换逻辑。 (4)根据转换逻辑画出逻辑电路图。

1、将JK触发器转换为RS、D、T和T'触发器
JK触发器→RS触发器

变换RS触发器的特性方程,使之形式与JK 触发器的特性方程一致:

RS触发器特性方程
Qn1 S RQn RS0

Qn1 S RQn S(Q n Qn ) RQn SQ n SQn RQn SQ n RQn SQn (R R) SQ n RQn RSQn RSQn SQ n RQn

Qn1JQnKQn
Qn1SQnRQn

比较,得:



J K



S R

电路图

S

1J

Q

CP

C1

R

1K

Q

JK触发器→D触发器

写出D触发器的特性方程,并进行变换,使之形式与JK触发 器的特性方程一致:
Q n 1 D D (Q n Q n ) D Q n D nQ

J D

与JK触发器的特性方程比较,得:



K



D

电D

1J

Q



1

C1



1K

Q

CP

JK触发器→T触发器

在数字电路中,凡在CP时钟脉冲控制下,根据输入信号T取值 的不同,具有保持和翻转功能的电路,即当T=0时能保持状态 不变,T=1时一定翻转的电路,都称为T触发器。

特性表

逻辑符号

T

Qn

Q n +1

功能

Q

Q

0

0

0

Q n1 Q n 保 持

0

1

1

1

0

1

Q n1 Q n 翻 转

1T C 1

1

1

0

T CP

T触发器特性方程:
Q n 1 T Q n T Q n T Q n

与 JK 触 发 器 的 特 性 方 程 比 较 , 得 :

J T



K

T

电T

1J

Q



C1



1K

Q

CP

T=1/



态 图

0/

0

1

0/

1/

时 CP 序T 图Q
Q

JK触发器→T'触发器

在数字电路中,凡每来一个时钟脉冲就翻转一次的电路,都称
为T'触发器。
逻辑符号

特性表

Q

Q

Qn

Q n +1

功能

0

1

Q n1 Q n

C1

1

0

翻转

CP

T '触发器特性方程: Qn1 Qn

变换T'触发器的特性方程:

Q n 1Q n1Q n1Q n

与 JK 触 发 器 的 特 性 方 程 比 较 , 得 :

J T



K

T

电1

1J

Q



C1



1K

Q

CP





0

1



时 CP

序 图

Q

Q

2、将D触发器转换为JK、T和T'触发器
D触发器→JK触发器
DJQnKQn

J

& ≥1 1D

Q

C1

K1 &

Q

CP

D触发器→T触发器
DTQn

=1 1D

Q

T

C1

Q

CP

D触发器→T'触发器
DQn

1D

Q

CP

C1

Q

本节小结:
触发器是数字电路的极其重要的基本单元。触发器有两个 稳定状态,在外界信号作用下,可以从一个稳态转变为另一个 稳态;无外界信号作用时状态保持不变。因此,触发器可以作 为二进制存储单元使用。
触发器的逻辑功能可以用真值表、卡诺图、特性方程、状 态图和波形图等5种方式来描述。触发器的特性方程是表示其逻 辑功能的重要逻辑函数,在分析和设计时序电路时常用来作为 判断电路状态转换的依据。
各种不同逻辑功能的触发器的特性方程为: RS触发器:Qn+1=S+RQn,其约束条件为:RS=0 JK触发器: Qn+1=JQn+KQn D触发器: Qn+1=D T触发器: Qn+1=TQn+TQn T'触发器: Qn+1=Qn
同一种功能的触发器,可以用不同的电路结构形式来实现; 反过来,同一种电路结构形式,可以构成具有不同功能的各种 类型触发器。

3.2 时序逻辑电路的 分析与设计方法
3.2.1 时序逻辑电路概述 3.2.2 时序逻辑电路的分析方法 3.2.3 时序逻辑电路的设计方法
退出

输 入 X1 Xp

3.2.1 时序逻辑电路概述
1、时序电路的特点





组合电路

Y1 输 出 Ym

Q1 Qt …

存储电路

W1 … Wr

时序电路在任何时刻的稳定输出,不仅与该时刻的 输入信号有关,而且还与电路原来的状态有关。

2、时序电路逻辑功能的表示方法

时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态 图、时序图和逻辑图6种方式表示,这些表示方法在本质上是相 同的,可以互相转换。

逻辑表达式有:

输出方程

W Yji G Fij((X X11,,X X22,, ,,X Xpp;;Q Q 1n1n,,Q Q 2 n2 n,, ,,Q Q q nq n)) Qkn1Hk(W 1,W 2,,W r;Q 1n,Q2 n,,Qq n)

i1,2,,m j1,2,,r k1,2,,t

状态方程

激励方程

3、时序电路的分类
(1) 根据时钟分类 同步时序电路中,各个触发器的时钟脉冲相同,即电路中有 一个统一的时钟脉冲,每来一个时钟脉冲,电路的状态只改 变一次。 异步时序电路中,各个触发器的时钟脉冲不同,即电路中没 有统一的时钟脉冲来控制电路状态的变化,电路状态改变时, 电路中要更新状态的触发器的翻转有先有后,是异步进行的。
(2)根据输出分类 米利型时序电路的输出不仅与现态有关,而且还决定于电路 当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态,与电路当前 的输入无关;或者根本就不存在独立设置的输出,而以电路 的状态直接作为输出。

3.2.2 时序逻辑电路的分析方法
时序电路的分析步骤:

1
电路图
判断电路 逻辑功能

时钟方程、 2 驱动方程和
输出方程
5 状态图、 状态表或 时序图

状态方程
3 4
计算


CP

FF0

FF1

1J

Q0 1J

Q1

C1

C1

1K

1K

Q0

Q1

FF2 1J C1 1K

&Y Q2
Q2

1 时钟方程: C2P C1P C0P CP同钟步方时程序可电省路去的不时写。

写 输出方程: YQ1nQ2n

输出仅与电路现态有关, 为穆尔型时序电路。

方 程 式

驱动方程:

J2 J1

Q1n Q0n

J0 Q2n

K2 Q1n K1 Q0n K0 Q2n

2 求状态方程
JK触发器的特性方程:
Qn1JQnKQn
将各触发器的驱动方程代入,即得电路的状态方程:
Q Q12nn 11 JJ12Q Q12nnK K12Q Q1n2nQ Q0n1nQ Q1n2nQ Q0n1nQ Q1n2nQ Q0n1n Q0n1J0Q0n K0Q0n Q2nQ0n Q2nQ0n Q2n

3 计算、列状态表




Q Q

n 2
n 1



1 1



Q

n 1

Q

n 0



Q

n 1 0



Q

n 2

Y



Q

1nQ

n 2

Q Q

nn 11 22
nn 11 11



10 10



Q

nn 11 00



10



10

Y 0 10 10

现态

Q

n 2

Q

n 1

Q

n 0

000 001 010 011 100 101 110

111





Q

n 1 2

Q

n 1



1

Q

n 1 0

001

011

101

111

000

010 100

110

输出
Y
0 0 0 0 1 1 0 0

4 画状态图、时序图

排列顺序:
Q2nQ1nQ0n /Y

000→ /0001/→ 0 011

/1↑    ↓/0

100←110←111 /0 /0

/0

010

101

/1

(a) 有效循环

(b) 无效循环

状态图

CP

时 Q0 序 Q1 图
Q2
Y

5

有效循环的6个状态分别是0~5这6个十进制数字的格

雷码,并且在时钟脉冲CP的作用下,这6个状态是按

电 递增规律变化的,即:



000→001→011→111→110→100→000→…

功 能

所以这是一个用格雷码表示的六进制同步加法计数器。 当对第6个脉冲计数时,计数器又重新从000开始计数, 并产生输出Y=1。

X

FF0

FF1

&

Y

例 “1” 1T

Q0 =1 1T

Q1

C1

C1

CP

Q0

Q1

1 同步时序电路,时钟方程省去。



输出方程:YXQ1nXQ1n

输出与输入有关, 为米利型时序电路。



程 式

驱动方程: T1 X Q0n T0 1

2 求状态方程
T触发器的特性方程:
Qn1TQn
将各触发器的驱动方程代入,即得电路的状态方程:
Q Q10n n 1 T0T1 Q Q 0n1n 1 XQ 0nQ 0nQ 0nQ1n

3 计算、列状态表

输入 现 态

次态

输出

QQ10nn1 Q0Xn Q0n Q1n

X
0

Y X Q1n

0

0

QQQ1010nn0nnnn111 01010101110010100101 01

0 1

YY 01101011110

1

1

Q

n 1

Q

n 0

Q

n 1



1Q

n 0



1

Y

00

01

1

01

10

1

10

11

1

11

00

1

00

11

0

01

00

0

10

01

1

1

11

10

1

4

时 序 图

画 状 态 图

0/1

00

01 CP

0/0

X

0/1 1/0 1/1 0/1 Q0

1/1

Q1

11

10

Y

0/1

(a) 状态图

(b) 时序图

5

由状态图可以看出,当输入X =0时,在时钟脉冲CP 的作用下,电路的4个状态按递增规律循环变化,即:

电 路

00→01→10→11→00→… 当X=1时,在时钟脉冲CP的作用下,电路的4个状态 按递减规律循环变化,即:



00→11→10→01→00→…



可见,该电路既具有递增计数功能,又具有递减计数 功能,是一个2位二进制同步可逆计数器。

FF0
例 CP 1D C1

FF1

FF2

Q0 1D

Q1 1D

Q2

C1

C1

Q0

Q1

Q2

1

异步时序电路,时钟方程:



C 2 P Q 1 , C 1 P Q 0 , C 0 P CP

方 电路没有单独的输出,为穆尔型时序电路。

程 驱动方程:



D 2 Q 2 n , D 1 Q 1 n , D 0 Q 0 n

2 求状态方程

D触发器的特性方程:
Qn1 D

将各触发器的驱动方程代入,即得电路的状态方程:

QQ12nn11



D2 D1

Q2n Q1n

Q0n1 D0 Q0n

Q1上升沿时刻有效 Q0上升沿时刻有效 CP上升沿时刻有效

3 计算、列状态表

现态




Q

n 2

Q1n

1 1



Q

n 2

Q1n



Q

n 0

1



Q

n 0

Q1 Q0 CP

Q

n 2

Q

n 1

Q

n 0

000 001

010

QQ1122nnnn1111



101不,不不变变1变0,,QQ11 1010不不变变10,,QQ00



0 1

1 0

1 0

Q

nn 11 00



10



10,,CCPP



1 1

0 1

1 0

111

次态

Q

n 2

1Q

n 1

1Q

n 0

1

111 000 001 010 011 100 101 110

注 时钟条件
CP0 CP1 CP2 CP0 CP0 CP1 CP0 CP0 CP1 CP2 CP0 CP0 CP1 CP0

4 画状态图、时序图

排列顺序:Q2nQ1nQ0n

CP

000←001←010←011 Q0



↑ Q1

111→110→101→100 Q2 (a) 状态图

(b) 时序图

5 电路功能

由状态图可以看出,在时钟脉冲CP的作用下,电路的8个状 态按递减规律循环变化,即:
000→111→110→101→100→011→010→001→000→… 电路具有递减计数功能,是一个3位二进制异步减法计数器。

3.2.3 时序逻辑电路的设计方法
时序电路的设计步骤:

设计 1 原始状 2 最简状 3 状态

要求

态图 化简 态图

分配

检查电 路能否 自启动

6 画电 路图

4
5 选触发器,求时 钟、输出、状态、 驱动方程

例 设计一个按自然态序变化的7进制同步加法计数器,计数 规则为逢七进益,产生一个进位输出。 1 建立原始状态图

排列顺序: /Y
Q2nQ1nQ0n

000→ /0001/→ 0 010→ /0011

/1

↓/0

110←101←100 /0 /0

2 状态化简 已经最简。

3 状态分配 已是二进制状态。

4 选触发器,求时钟、输出、状态、驱动方程

因需用3位二进制代码,选用3个CP下降沿触发的JK触发器, 分别用FF0、FF1、FF2表示。
由于要求采用同步方案,故时钟方程为:

输出方程:

C0P C1P C2P CP

Q2nQ1n

Q0n

00 01 11 10

00 0 1 0

10 0×0 Y 的卡诺图

Y Q1nQ2n

Q

n 2

Q1n

Q

n 0

00 01 11 10

01 1 0 1

10 0× 0

状 态

(a)

Q

n 0

1

的卡诺图

方 程

Q2nQ1n

Q0n

00

01

11

10

00 1 0 0

11 0× 1

(b)

Q n1 1

的卡诺图

Q

n 2

Q1n

Q

n 0

00 01 11 10

000 0 1

10 1× 1

(c)

Q

n 2

1

的卡诺图



Q

n 0



1



Q

n 2

Q

n 0



Q1n

Q

n 0





Q

n 2

Q1n

Q

n 0



1

Q

n 0

Q1n 1



Q

n 0

Q1n



Q

n 2

Q

n 0

Q1n

Q

n 2



1



Q1n

Q

n 0

Q

n 2



Q1n

Q

n 2

不化简,以便使之与JK触发器的特性方程的形式一致。

QQ10nn11



Q2nQ1nQ0n 1Q0n Q0nQ1n Q2nQ0nQ1n

Q2n1 Q1nQ0nQ2n Q1nQ2n

Qn1JQnKQn

比较,得驱动方程:
J0 Q2nQ1n 、K0 1 J1 Q0n 、K1 Q2nQ0n J2 Q1nQ0n 、K2 Q1n

5
电 路1 图 CP

&

&

FF0

FF1

FF2

Y

1J

Q0 1J

Q1

&1J

Q2

C1 1K

Q0

C1

1K

Q1

C1

Q2

1K

&

6 检查电路能否自启动
将无效状态111代入状态方程计算:

QQ10nn11



Q2nQ1nQ0n 1Q0n Q0nQ1n Q2nQ0nQ1n

0

0

Q2n1 Q1nQ0nQ2n Q1nQ2n 0

可见111的次态为有效状态000, 电路能够自启动。

例 设计一个串行数据检测电路,当连续输入3个或3个以 上1时,电路的输出为1,其它情况下输出为0。例如: 输入X 1110 输入Y 0110

1 建立原始状态图
设电路开始处于初始状态为S0。 第一次输入1时,由状态S0转入 状态S1,并输出0; 若继续输入1,由状态S1转入状 态S2,并输出0; 如果仍接着输入1,由状态S2转 入状态S3,并输出1; 此后若继续输入1,电路仍停 留在状态S3,并输出1。

X/Y

1/0 0/0

S0

S1

0/0

0/0 0/0

1/0

S3

S2

1/1

1/1

电路无论处在什么状态, 只要输入0,都应回到初 始状态,并输出0,以便 重新计数。

2 状态化简

3 状态分配

1 /0

0 /0

S0

S 1 0 /0

1 /0

S0

S 1 0 /0

1 /0

00

01

0 /0

0 /0 0 /0

1 /0

0 /0

0 /0

1 /0

0 /0

0 /0

1 /0

1 /1

S3

S2

1 /1

(a) 原 始 状 态 图

1 /0

S 2 1 /0

1 /0

1 0 1 /0

1 /1

S0=00 1 /1

(b)

简化状态图

S1=01 S2=10 ( c )

二进制状态图

原始状态图中,凡是在输入相同时,输出相同、要转换到的次态也 相同的状态,称为等价状态。状态化简就是将多个等价状态合并成 一个状态,把多余的状态都去掉,从而得到最简的状态图。

所得原始状态图中,状态S2和S3等价。因为它们在输入为1时输出都 为1,且都转换到次态S3;在输入为0时输出都为0,且都转换到次态 S0。所以它们可以合并为一个状态,合并后的状态用S2表示。

4 选触发器,求时钟、输出、状态、驱动方程

选用2个CP下降沿触发的JK触发器,分别用FF0、FF1表示。采用 同步方案,即取:

Q1nQ0n

输X

00 01 11 10



00 0× 0

方 程

10 0× 1

Y 的卡诺图

Y XQ1n



Q1n

Q

n 0

X

00 01 11 10

态 方

00 0× 0



11 0× 0

(a)

Q

n 0

1

的卡诺图

Q1n

Q

n 0

X

00 01 11 10

000 × 0

10 1× 1

(b) Q1n1 的 卡 诺 图

Q0n1XQ1nQ0n

Q 1n1X0 n Q Q 1nX1n Q

Q Q10nn11

XQ1nQ0n 0Q0n XQ0nQ1n XQ1n

Qn1JQnKQn

比较,得驱动方程:

J0 XQ1n

J1

X

Q0n

K0 1 K1 X

5

X



FF0 & 1J Q0



1

C1

图 CP 1K

1 Q0

FF1 & 1J C1 1K

&Y Q1
Q1

6 检查电路能否自启动

将无效状态11代入输出 方程和状态方程计算:

0 0 ←0 /01 1 1→/10 1

电路能够 自启动。

例 设计一个异步时 序电路,要求如

排列顺序:

右图所示状态图。 Q2nQ1nQ0n /Y

000→/0001→ /0010

/1↑

↓/0

101←100←011 /0 /0

4 选触发器,求时钟、输出、状态、驱动方程

选用3个CP上升沿触发的D触发器,分别用FF0、FF1、FF2表示。

输 出 方

Q2nQ1n

Q0n

00 01 11 10

00 0×0

Y Q2nQ0n



10 0×1

Y 的卡诺图

t1 t2 CP
时钟方程:
Q0

t3 t4 t5 t6

CP0 CP
CP1 Q0

Q1
Q2
选择时钟脉冲的一个 基本原则:在满足翻 转要求的条件下,触 发沿越少越好。

CP2 Q0
FF0每输入一个CP翻转一次,只能选CP。 FF1在t2、t4时刻翻转,可选Q0。 FF2在t4、t6时刻翻转,可选Q0。

次 态

Q2nQ1n

Q0n

00



0 001





1 010

01

11

10

011 ××× 101

100 ××× 000

次态卡诺图

t1 t2
CP Q0 Q1 Q2

t3 t4 t5 t6

Q

n 2

Q1nn

Q nn 00

00 01 11 10

0 ×1 ×1 × ×1

1 01 01 × 0
((acb))) QQ02nn1n111的的的卡卡卡诺诺诺图图图

Q2nQ1n

Q0n

00

0 001

1 010

01

11

10

011 ××× 101

100 ××× 000 次态卡诺图

Qn1 0

Q0n

Q1n1Q2nQ1n

Q2n1 Q1n

特性方程:




D D

0 1



Q

n 0

Q

n 2

Q

n 1



D

2



Q

n 1

5

FF0

FF1

电 CP 1D

Q0 &1D

Q1



C1

C1



Q0

Q1

FF2 1D C1

& Q2 Y

Q2

6 检查电路能否自启动

将无效状态110、111 代入输出方程和状态 方程计算:

/0 /1 110→111→100

电路能够 自启动。

本节小结:
时序电路的特点是:在任何时刻的输出不仅和 输入有关,而且还决定于电路原来的状态。为了记忆 电路的状态,时序电路必须包含有存储电路。存储电 路通常以触发器为基本单元电路构成。
时序电路可分为同步时序电路和异步时序电路 两类。它们的主要区别是,前者的所有触发器受同一 时钟脉冲控制,而后者的各触发器则受不同的脉冲源 控制。
时序电路的逻辑功能可用逻辑图、状态方程、 状态表、卡诺图、状态图和时序图等6种方法来描述, 它们在本质上是相通的,可以互相转换。
时序电路的分析,就是由逻辑图到状态图的转换; 而时序电路的设计,在画出状态图后,其余就是由状 态图到逻辑图的转换。

3.3 计数器
3.3.1 二进制计数器 3.3.2 十进制计数器 3.3.3 N进制计数器
退出

在数字电路中,能够记忆输入脉冲个数的电路称为计数器。

加法计数器

二进制计数器 减法计数器 可逆计数器 加法计数器

同步计数器 十进制计数器 减法计数器

可逆计数器





N进制计数器

·



·

二进制计数器

·

异步计数器 十进制计数器

·

N进制计数器

· ·

3.3.1 二进制计数器

1、二进制同步计数器

3位二进制同步加法计数器

排列顺序:

状 态

Q2nQ1nQ0n /C 000→ /0001/→ 0010→ /0011



/1↑

↓/0

111←110←101←100 /0 /0 /0

选用3个CP下降沿触发的JK触发器, 分别用FF0、FF1、FF2表示。

时钟方程: C0P C1P C2P CP

输出方程: CQ2nQ1nQ0n

CP

序 Q0 图 Q1
Q2 C
FF0每输入一个时钟脉 冲翻转一次
FF1在Q0=1时,在下一个CP 触发沿到来时翻转。
FF2在Q0=Q1=1时,在下一个 CP触发沿到来时翻转。

J0 K0 1
J1 K1 Q0n J2K2Q1nQ0n

电路图

&

1

FF0

FF1

FF2

C

1J

Q0 1J

Q1

&1J

Q2

C1

C1

C1

1K CP

1K Q0

&1K

Q1

Q2

由于没有无 效状态,电 路能自启动。
推广到 n位二 进制同 步加法

驱动方程

J0 K0 1



J1



K1



Q0n



J

2



K2



Q1nQ0n



J n 1



K n1



Qnn

Qn
2 n

3



Q1nQ0n

计数器 输出方程 CQ n n1Q n n2Q 1nQ 0 n

3位二进制同步减法计数器

状态图

排列顺序:
Q2nQ1nQ0n /B

000← /0001← /0010← /0011

/1↓

↑/0

111→110→101→100 /0 /0 /0

选用3个CP下降沿触发的JK触发器, 分别用FF0、FF1、FF2表示。

时钟方程: C0P C1P C2P CP
输出方程: BQ2nQ1nQ0n

CP

时 序

Q0

图 Q1

Q2

B

FF0每输入一个时钟脉 冲翻转一次 FF1在Q0=0时,在下一个CP 触发沿到来时翻转。 FF2在Q0=Q1=0时,在下一个 CP触发沿到来时翻转。

J0 K0 1
J1K1Q0n J2K2Q1nQ0n

电路图

1

FF0

FF1

1J

Q0 1J

C1

C1

CP

1K

1K Q0

FF2 Q1 &1J
C1
&1K Q1

& B
Q2
Q2

由于没有无 效状态,电 路能自启动。

J0 K0 1



J1



K1



Q0n

推广到 n位二

驱动方程



J

2



K2



Q1nQ0n



进制同 步减法

J n 1



K n1



Qnn

Qn
2 n3



Q1nQ0n

计数器 输出方程 BQ nn 1Q nn 2Q 1nQ 0n

3位二进制同步可逆计数器
设用U/D表示加减控制信号,且U/D=0时作加计数,U/D =1 时作减计数,则把二进制同步加法计数器的驱动方程和U/D相 与,把减法计数器的驱动方程和U/D相与,再把二者相加,便 可得到二进制同步可逆计数器的驱动方程。
J0 K0 1 J1K1U/DQ0n U/DQ0n J2 K2 U/DQ1nQ0n U/DQ1nQ0n
输出方程
C /B U /D Q 0 n Q 1 n Q 2 n U /D Q 0 n Q 1 n Q 2 n

电路图

U/D 1 CP

1

&≥1

FF0

1J

Q0

C1

1K Q0

FF1 1J C1 1K

&≥1

FF2

Q1

1J

C1

1K Q1

&≥1 C/B
Q2
Q2

4位集成二进制同步加法计数器74LS161/163

VCC CO Q0 Q1 Q2 Q3 CTTLD

Q0 Q1 Q2 Q3

16 15 14 13 12 11 10 9

CTT

74LS161

CTP

74LS161

CO

12345678

CP

LD

CRCP D0 D1 D2 D3 CTP GND

CR D0 D1 D2 D3

(a) 引脚排列图
①CR=0时异步清零。

(b) 逻辑功能示意图
②CR=1、LD=0时同步置数。

③CR=LD=1且CPT=CPP=1时,按照4位自然二进制码进行 同步二进制计数。

④CR=LD=1且CPT·CPP=0时,计数器状态保持不变。
74LS163的引脚排列和74LS161相同,不 同之处是74LS163采用同步清零方式。

双4位集成二进制同步加法计数器CC4520

VDD 2CR2Q3 2Q2 2Q1 2Q0 2EN2CP

Q0 Q1 Q2 Q3

16 15 14 13 12 11 10 9 CC4520
12345678

CC4520

1CP 1EN 1Q0 1Q1 1Q21Q3 1CR VSS (a) 引脚排列图

EN CP CR (b) 逻辑功能示意图

①CR=1时,异步清零。 ②CR=0、EN=1时,在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时,在EN脉冲下降沿作用下进行加法计数。 ④CR=0、EN=0或CR=0、CP=1时,计数器状态保持不变。

4位集成二进制同步可逆计数器74LS191

VCC D0 CPRCCO/BOLDD2 D3

Q0 Q1 Q2 Q3

16 15 14 13 12 11 10 9 74LS191
12345678

CT U/D CP

74LS191

RC
CO/BO LD

D1 Q1 Q0 CT U/D Q2 Q3 GND (a) 引脚排列图

D0 D1 D2 D3 (b) 逻辑功能示意图

U/D是加减计数控制端;CT是使能端;LD是异步置数控制端; D0~D3是并行数据输入端;Q0~Q3是计数器状态输出端; CO/BO是进位借位信号输出端;RC是多个芯片级联时级间串行 计数使能端,CT=0,CO/BO=1时,RC=CP,由RC端产生的 输出进位脉冲的波形与输入计数脉冲的波形相同。

4位集成二进制同步可逆计数器74LS193

VCC D0 CR COBOLD D2 D3

Q0 Q1 Q2 Q3

16 15 14 13 12 11 10 9 74LS193
12345678

CR CPU CPD

74LS193

BO CO LD

D1 Q1 Q0 CPD CPU Q2 Q3 GND

D0 D1 D2 D3

(a) 引脚排列图

(b) 逻辑功能示意图

CR是异步清零端,高电平有效;LD是异步置数端,低电平有效; CPU是加法计数脉冲输入端;CPD是减法计数脉冲输入端; D0~ D3是并行数据输入端;Q0~Q3是计数器状态输出端; CO是进位 脉冲输出端;BO是借位脉冲输出端;多个74LS193级联时,只要 把低位的CO端、BO端分别与高位的CPU、CPD连接起来,各个芯 片的CR端连接在一起,LD端连接在一起,就可以了。

2、二进制异步计数器

3位二进制异步加法计数器

排列顺序:

状 态 图

Q2nQ1nQ0n /C 000→ /0001/→ 0010→ /0011

/1↑

↓/0

111←110←101←100 /0 /0 /0

选用3个CP下降沿触发的JK触发器, 分别用FF0、FF1、FF2表示。

输出方程: CQ2nQ1nQ0n

CP

时 Q 0

序 图

Q 1

Q 2

C

时钟方程:

FF0每输入一个时钟脉 冲翻转一次, FF1在Q0由1变0时翻转, FF2在Q1由1变0时翻转。

CP0 CP
CP1 Q0 CP2 Q1

3个JK触发器都是在需要翻转时就有下降沿,不需要翻转时 没有下降沿,所以3个触发器都应接成T'型。

J0 K0 1

驱动方程:



J

1



K1

1

J 2 K 2 1

电路图

FF0

FF1

CP 1J C1

Q0 1J C1

1K

1K

1

Q0

FF2
Q1 1J C1
1K Q1

& C
Q2
Q2

3位二进制异步减法计数器

排列顺序:

状 态 图

Q2nQ1nQ0n /B 000← /0001/← 0010← /0011

/1↓

↑/0

111→110→101→100 /0 /0 /0

选用3个CP下降沿触发的JK触发器, 分别用FF0、FF1、FF2表示。
输出方程: BQ2nQ1nQ0n

CP
时 Q0 序 图 Q1
Q2
时钟方程: FF0每输入一个时钟脉 冲翻转一次, FF1在Q0由0变1时翻转, FF2在Q1由0变1时翻转。

CP0 CP
CP1 Q0
CP2 Q1

3个JK触发器都是在需要翻转时就有下降沿,不需要翻转时 没有下降沿,所以3个触发器都应接成T'型。

J0 K0 1

驱动方程:



J

1



K1

1

J 2 K 2 1

电路图

FF0

FF1

FF2

CP

Q0

 Q1

Q2

C1

C1

C1

Q0  

Q1

Q2

 & B

二进制异步计数器 级间连接规律

连接规律 加法计数 减法计数

T'触发器的触发沿

上升沿

下降沿

CPi Qi1 CPi Qi1

CPi Qi1 CPi Qi1

4位集成二进制异步加法计数器74LS197

VCC CR Q3 D3 D1 Q1 CP0

Q0 Q1 Q2 Q3

14 13 12 11 10 9 8 74LS197
1234567

CP1

74LS197

CP0

CT/ LD CR

CT/LD Q2 D2 D0 Q0 CP1 GND

D0 D1 D2 D3

(a) 引脚排列图

(b) 逻辑功能示意图

①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。

③CR=CT/LD=1时,异步加法计数。若将输入时钟脉冲CP加在 CP0端、把Q0与CP1连接起来,则构成4位二进制即16进制异步加 法计数器。若将CP加在CP1端,则构成3位二进制即8进制计数器, FF0不工作。如果只将CP加在CP0端,CP1接0或1,则形成1位二 进制即二进制计数器。

3.3.2 十进制计数器
1、十进制同步计数器

十进制同步 加法计数器

状 排列顺序:

态 图

/C
Q3nQ2nQ1nQ0n

0000→ /00001→ /00010→ /00011/→ 0 0100

/1↑

↓/0

1001←1000←0111←0110←0101

选用4个CP下降沿触发 的JK触发器,分别用FF0、 FF1、FF2 、FF3表示。

/0 /0

Q

n 3

Q

n 2

Q

n 1

Q

n 0

00

00 0

/0 /0
01 11 10 0× 0

时钟方程:

01 0 0 × 1

C0 P C1 P C2 P C3 P CP1 1 0 0 × ×

输出方程: CQ3nQ0n

10 0 0 × × C 的卡诺图

Q3nQ2n Q1nQ0n
00

00 0001

01 0101

11 ××××

10 1001

01 0010

0110

××××

0000

11 0100

1000

×××× ××××

10 0011

0111

××××

次态卡诺图

××××

状态方程

QQ3n33nnQQQ2n2n2n

Q

QQnn nnn
11 000

0000 0 10 1 1 11 1 1 01 0

0000 010 0 10 ×× 1 10

0011 001 0 01 ×× 0 0

1111 001 1 0 ×× ××

1100 010 0 1 ×× ××
( (bd(()a)c)) QQ1Q3n 0n112n1的1 的的卡卡卡诺诺诺诺图图图图

Q 0 n 1Q 0 n1Q 0 n1Q 0 n
Q 1 n 1Q 3 n Q 0 nQ 1 nQ 0 nQ 1 n Q2n1Q2nQ1nQ0nQ2nQ1nQ2nQ0n
Q1nQ0nQ2nQ1nQ0nQ2n Q 3 n 1 Q 2 n Q 1 n Q 0 nQ 3 n Q 0 nQ 3 n

QQ10nn

1 1

1 Q0n Q3nQ0n

1 Q1n

Q0n Q0n



Q1n



Q2n1 Q1nQ0n Q2n Q1nQ0n Q2n

Q3n1 Q2nQ1nQ0n Q3n Q0n Q3n

Qn1JQnKQn

比较,得驱动方程:

J0 K0 1



J

1



Q3n

Q

n 0

,

K1



Q0n

J2



K2



Q1n

Q

n 0



J

3



Q

n 2

Q1n

Q

n 0

,

K

3



Q

n 0

电路图

&

1

FF0

1J

Q0

C1

1K

CP

Q0

FF1 &1J Q1 C1 1K
Q1

FF2 &1J Q2
C1
&1K Q2

FF3

C

&1J

Q3

C1

1K Q3

将无效状态1010~1111分别代入状态方程进行计算,可以验证 在CP脉冲作用下都能回到有效状态,电路能够自启动。

十进制同步减法计数器

排列顺序:

状 态 图

/B
Q3nQ2nQ1nQ0n

/0 /0 /0 /0 0000←0001←0010←0011←0100

/1↓

↑/0

1001→1000→0111→0110→0101 /0 /0 /0 /0

选用4个CP下降沿触发 的JK触发器,分别用FF0、 FF1、FF2 、FF3表示。 时钟方程:

Q

n 3

Q

n 2

Q

n 1

Q

n 0

00

00 1

01 0

11 ×

10 0

C0 P C1 P C2 P C3 P CP0 1 0 0 × 0

输出方程:

11 0 0 × ×

BQ3nQ2nQ1nQ0n

10 0 0 × × B 的卡诺图

Q3nQ2n

次 Q1nQ0n



00

卡 诺

01



11

10

00 1001 0000 0010 0001

状态方程

QQQ3n333nnnQQQ2n2n22nn QQ 111nnnQQQ0n000nnn

000000

000000 1100

0 100 11 1 111 11 1 011 00 0 10 ××× 0 11

000111 000 0 01 ××× 1 00

111111 0001 0 011 ××× ×××

111000 0100 0 110 ××× ×××

( (bd(()a)c)) QQ1Q3nn 0n112n1的1 的的卡卡卡诺诺诺诺图图图图

01 0011 0100 0110 0101

11 ×××× ×××× ×××× ××××

10 0111 1000 ×××× ××××

Q 0 n 1Q 0 n1Q 0 n1Q 0 n
Q1n1Q2nQ1nQ0nQ3nQ1nQ0nQ1nQ0n
Q2nQ3nQ0nQ1nQ0nQ1n Q2n1Q3nQ2nQ0nQ2nQ1nQ2nQ0n
Q3nQ0nQ2nQ1nQ0nQ2n Q 3 n 1 Q 2 n Q 1 n Q 0 nQ 3 n Q 0 nQ 3 n

Q0n1 1 Q0n 1 Q0n Q1n1 Q3nQ2nQ0n Q1n Q0n Q1n Q2n1 Q3nQ0n Q2n Q1nQ0n Q2n Q3n1 Q2nQ1nQ0n Q3n Q0n Q3n
Qn1JQnKQn

比较,得驱动方程:

J0 K0 1





J J

1 2



Q

n 3

Q

n 2

Q

n 0

,

Q

n 3

Q

n 0

,

K

2

K1



Q

n 0



Q1n

Q

n 0



J

3



Q

n 2

Q1n

Q

n 0

,

K

3



Q

n 0

CP

FF0 1J

Q0

FF1 &1J

Q1

1 C1

C1

1K

1K

Q0

Q1

电路图

&

FF2 &1J Q2
C1
&1K Q2

FF3 &1J C1 1K

Q3
Q3 &B

将无效状态1010~1111分别代入状态方程进行计算,可以验证 在CP脉冲作用下都能回到有效状态,电路能够自启动。

十进制同步可逆计数器
把前面介绍的十进制加法计数器和十进制减法计数器用与或 门组合起来,并用U/D作为加减控制信号,即可获得十进制 同步可逆计数器。
集成十进制同步计数器
集成十进制同步加法计数器74160、74162的引脚排列图、逻 辑 功 能 示 意 图 与 74161 、 74163 相 同 , 不 同 的 是 , 74160 和 74162是十进制同步加法计数器,而74161和74163是4位二进 制(16进制)同步加法计数器。此外,74160和74162的区别 是,74160采用的是异步清零方式,而74162采用的是同步清 零方式。 74190是单时钟集成十进制同步可逆计数器,其引脚排列图 和逻辑功能示意图与74191相同。 74192是双时钟集成十进制同步可逆计数器,其引脚排列图 和逻辑功能示意图与74193相同。

2、十进制异步计数器
十进制异步加法计数器

状 排列顺序:

0000→ /00001→ /00010→ /00011/→ 0 0100

态 图

Q3nQ2nQ1nQ0n/C

/1↑

↓/0

1001←1000←0111←0110←0101

/0 /0 /0 /0

选用4个CP上升沿触发 的D触发器,分别用FF0、 FF1、FF2 、FF3表示。

Q

n 3

Q

n 2

Q

n 1

Q

n 0

00

00 0

01 0

11 ×

10 0

输出方程:

01 0 0 × 1

CQ3nQ0n

11 0 10 0

0×× 0××

C 的卡诺图

t1

t2

t3

t4

t5

t6

t7

t8

t9

t10

CP

时 Q0 序 Q1 图
Q2
Q3

选择时钟脉冲的一个基本原则:在满足 翻转要求的条件下,触发沿越少越好。

时 FF0每输入一个CP翻转一次,只能选CP。 CP0 CP

钟 FF1在t2、t4、t6、t8时刻翻转,可选Q0。

方 程

FF2在t4、t8时刻翻转,可选Q1。

FF3在t8、t10时刻翻转,可选Q0。

CP1 Q0 CP2 Q1

CP3 Q0

t1

t2

t3

t4

t5

CP

Q0

Q1

Q2

Q3

Q Qnn nn 33 22



Q

n 1

Q

nn 00

00 01 11 10



0 0 ×1 ×1 × ×1

方 程

0 1 ×01 ×01 × ×0

1 1 01 01 × ×

1 0 ××1 ××1 × ×

((bd))((ac))QQ

QQn 1
1n 1 3

nn11
的的 02

卡的卡的诺卡诺卡图诺图诺

图图

t6

t7

t8

t9

t10

Qn1 0

Q0n

Q1n1 Q3nQ1n

Qn1 2

Q2n

Qn1 3

Q2nQ1n



Q Q Q

n 0
n 1
n 2



1 1 1



Q

n 0

Q

n 3

Q

n 1

Q

n 2



Q

n 3



1



Q

Qn n
21

Qn1 D

比较,得驱动方程:



D D D

0 1 2



Q Q Q

n 0
3n Q
n 2

n 1



D

3



Q

n 2

Q

n 1

电路图

&

FF0

FF1

FF2

FF3

Y

CP 1D

Q0 &1D Q1 1D Q2 &1D Q3

C1

C1

C1

C1

Q0

Q1

Q2

Q3

将无效状态1010~1111分别代入状态方程进行计算,可以验证 在CP脉冲作用下都能回到有效状态,电路能够自启动。

十进制异步减法计数器

排列顺序:

状 态 图

/B
Q3nQ2nQ1nQ0n

/0 /0 /0 /0 0000←0001←0010←0011←0100

/1↓

↑/0

1001→1000→0111→0110→0101 /0 /0 /0 /0

选用4个CP上升沿触发

Q

n 3

Q

n 2

的JK触发器,分别用FF0、 FF1、FF2 、FF3表示。

Q

n 1

Q

n 0

00

00 1

01 0

11 ×

10 0

输出方程:

01 0 0 × 0

BQ3nQ2nQ1nQ0n

11 0 0 × ×
10 0 0 × × B 的卡诺图

t1

t2

t3

t4

t5

t6

t7

t8

t9

t10

CP

时 Q0 序 图 Q1
Q2

Q3
选择时钟脉冲的一个基本原则:在满足 翻转要求的条件下,触发沿越少越好。

时 FF0每输入一个CP翻转一次,只能选CP。 CP0 CP

钟 FF1在t2、t4、t6、t8时刻翻转,可选Q0。

方 程

FF2在t4、t8时刻翻转,可选Q1。

FF3在t8、t10时刻翻转,可选Q0。

CP1 Q0
CP2 Q1

CP3 Q0

t1

t2

t3

t4

t5

CP

Q0

Q1

Q2

Q3

Q Qnn nn 33 22



Q

n 1

Q

nn 00

00 01 11 10



0 0 ×10 10 × 10

方 程

0 1 ×0 ×0 × ×0

1 1 ××0 ××0 × ×

1 0 ×100 ×100 × ×

((bd))((ac))QQ

QQn 1
1n 1 3

nn11
的的 02

卡的卡的诺卡诺卡图诺图诺

图图

t6

t7

t8

t9

t10

Qn1 0

Q0n

Q 1 n1Q 3 nQ 1nQ 2 nQ 1n

Qn1 2

Q2n

Q3n1Q3nQ2nQ1n

QQ10nn

1 1

1 Q0n 1 Q0n (Q3n Q2n ) Q1n



1

Q1n

Q2n1 1 Q2n 1 Q2n

Q3n1 Q2nQ1n Q3n 1 Q3n

Qn1JQnKQn

电路图
1

≥1

比较,得驱动方程:

J0 K0 1



J J

1 2



Q

n 3

K2



Q

n,
2

1

K1



1

J 3



Q

n 2

Q

n,
1

K

3



1

FF0
CP 1J C1
1K

FF1 Q0 1J
C1
1K Q0

FF2

Q1 1J

Q2

C1

1K

Q1

Q2

FF3 & 1J Q3

C1

1K

Q3

B

&

将无效状态1010~1111分别代入状态方程进行计算,可以验证 在CP脉冲作用下都能回到有效状态,电路能够自启动。

集 成 十 进 制 异 步 计 数 器
74
LS
90

CP0 NC Q0 Q3 GND Q1 Q2

14 13 12 11 10 9 8

CP0

74LS90

CP1

1234567

Q0 Q3 Q1 Q2 74LS90

CP1 R0A R0B NC VCC S0A S0B (a) 引脚排列图





R0A R0B S0A S0B CP0 CP1 1 1 0 ××× 1 1 ×0 ×× ××1 1 × × ×0 ×0 ↓ 0 ×0 0 × 0 ↓ 0 ×× 0 ↓ Q0 0 × 0 × Q1 ↓

S0A S0B R0A R0B (b) 逻辑功能示意图
输出
Q0n1 Q1n1 Q2n1 Q3n1
0 0 0 0(清 零 ) 0 0 0 0(清 零 ) 1 0 0 1(置9)
二 进 制 计 数 五 进 制 计 数 8421码 十 进 制 计 数 5421码 十 进 制 计 数

3.3.3 N进制计数器

利用集成计数器的清零端和置数端实现归零,从而构成按自然 态序进行计数的N进制计数器的方法。

1、用同步清零端或置数 端归零构成N进置计数器

2、用异步清零端或置数 端归零构成N进置计数器

(1)写出状态SN-1的二进 制代码。 (2)求归零逻辑,即求同 步清零端或置数控制端信 号的逻辑表达式。 (3)画连线图。

(1)写出状态SN的二进制 代码。 (2)求归零逻辑,即求异 步清零端或置数控制端信 号的逻辑表达式。 (3)画连线图。

在前面介绍的集成计数器中,清零、置数均采用同步方式的有 74LS163;均采用异步方式的有74LS193、74LS197、74LS192; 清 零 采 用 异 步 方 式 、 置 数 采 用 同 步 方 式 的 有 74LS161 、 74LS160;有的只具有异步清零功能,如CC4520、74LS190、 74LS191;74LS90则具有异步清零和异步置9功能。

例 用74LS163来构成一个十二进制计数器。 (1)写出状态SN-1的二进制代码。
SN-1=S12-1=S11=1011 (2)求归零逻辑。

C L R D P N 1 P 1 ,P 1 N 1 P 1 1 Q 3 n Q 1 n Q 0 n

(3)画连线图。

Q0 Q1 Q2 Q3

Q0 Q1 Q2 Q3

&

&

1

1

CTT CTP

74LS163

CO 1 LD

CTT CTP

CO 74LS163
LD

CP

CR

CP

1 CR

D0 D1 D2 D3 (a ) 用 同 步 清 零 端 C R 归 零
D0~D3可随意处理

D0 D1 D2 D3 (b) 用 同 步 置 数 端 L D 归 零
D0~D3必须都接0

例 用74LS197来构成一个十二进制计数器。 (1)写出状态SN的二进制代码。
SN=S12=1100 (2)求归零逻辑。

C C R/L T D P N P 1,2 P N P 1 Q 3 n Q 2 n

(3)画连线图。

Q0 Q1 Q2 Q3

Q0 Q1 Q2 Q3

CP1 CP
CP0

74LS197

& 1
C T /L D
CR

CP1 CP
CP0

74LS197

&
C T /L D 1
CR

D0 D1 D2 D3 (a) 用 异 步 清 零 端 C R 归 零
D0~D3可随意处理

D0 D1 D2 D3 (b ) 用 异 步 置 数 端 C T /L D 归 零
D0~D3必须都接0

例 用74LS161来构成一个十二进制计数器。

用 异 步 清 零 端 C 归 零 用 同 步 置 数 端 L 归 R 零

SN=S12=1100
CRQ3nQ2n
Q0 Q1 Q2 Q3

SN-1=S11=1011
LDQ3nQ1nQ0n
Q0 Q1 Q2 Q3

&

&

1

1

CTT CTP

74LS161

CO 1
LD

CTT CTP

CO 74LS161
LD

CP

CR

CP

1 CR

D0 D1 D2 D3 (a) 用 异 步 清 零 端 C R 归 零
D0~D3可随意处理

D0 D1 D2 D3 (b) 用 同 步 置 数 端 L D 归 零
D0~D3必须都接0

3、提高归零可靠性的方法
Q0 Q1 Q2 Q3

&

1

&

&

CTT CTP

CO

74LS161

LD

Q

Q

CP

1 CR

D0 D1 D2 D3

利 用 一 个 基 本 R S 触 发 器 将 C 或 L R 0 暂 D 存 一 下 , 从 而
保 证 归 零 信 号 有 足 够 的 作 用 时 间 , 使 计 数 器 能 够 可 靠 归 零 。

Q0 Q1 Q2 Q3

&

CP1

&

&

CP CP0

74LS197

CT /LD
Q

Q

CR

D0 D1 D2 D3

1

使 用 C P下 降 沿 触 发 的 集 成 计 数 器 时 , 电 路 中 需 增 加 一 个 反 相 器 。

4、计数器容量的扩展
异步计数器一般没有专门的进位信号输出端,通常可以用 本级的高位输出信号驱动下一级计数器计数,即采用串行 进位方式来扩展容量。

Q0 Q1 Q2 Q3

Q0 Q1 Q2 Q3

CP1
CP CP0

74LS90(个位) N1=10
S9A S9B R0A R0B

CP1 CP0

100进制计数器

74LS90(十位) N2=10
S9A S9B R0A R0B

Q0 Q1 Q2 Q3

Q0 Q1 Q2 Q3

CP1
CP CP0

74LS90(个位)
N1=10 S9A S9B R0A R0B

CP1 CP0

74LS90(十位)
N2=6 S9A S9B R0A R0B

60进制计数器

Q0 Q1 Q2 Q3

Q0 Q1 Q2 Q3

&

CP1
CP CP0

74LS90(个位) S9A S9B R0A R0B

CP1 CP0

74LS90(十位) S9A S9B R0A R0B

64进制计数器

同步计数器有进位或借位输出端,可以选择合适的进位或借位 输出信号来驱动下一级计数器计数。同步计数器级联的方式有 两种,一种级间采用串行进位方式,即异步方式,这种方式是 将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异 步方式的速度较慢。另一种级间采用并行进位方式,即同步方 式,这种方式一般是把各计数器的CP端连在一起接统一的时钟 脉冲,而低位计数器的进位输出送高位计数器的计数控制端。

Q0 Q1 Q2 Q3

Q4 Q5 Q6 Q7

Q8 Q9 Q10 Q11

1 CTT CTP
CP

74LS161(0)

CO 1 LD

CTT CTP

1 CR

CP

74LS161(1)

CO LD

1 C CTTTP

CR 1CP

74LS161(2)

CO 1
LD 1
CR

D0 D1 D2 D3

D4 D5 D6 D7

D8 D9 D10 D11

12位二进制计数器(慢速计数方式)

Q0 Q1 Q2 Q3

Q4 Q5 Q6 Q7

Q8 Q9 Q10 Q11

1 CTT CTP
CP

74LS161(0)

1CTT

CO 1

CTP

LD 1 CP

CR

74LS161(1)

CTT CO 1 CTP LD
1 CP CR

74LS161(2

CO 1
LD 1
CR

D0 D1 D2 D3

D4 D5 D6 D7

D8 D9 D10 D11

12位二进制计数器(快速计数方式)
在此种接线方式中,只要片1的各位输出都为1,一旦片0的各 位输出都为1,片2立即可以接收进位信号进行计数,不会像 基本接法中那样,需要经历片1的传输延迟,所以工作速度较 高。这种接线方式的工作速度与计数器的位数无关。

本节小结:
计数器是一种应用十分广泛的时序电路,除 用于计数、分频外,还广泛用于数字测量、运算 和控制,从小型数字仪表,到大型数字电子计算 机,几乎无所不在,是任何现代数字系统中不可 缺少的组成部分。
计数器可利用触发器和门电路构成。但在实 际工作中,主要是利用集成计数器来构成。在用 集成计数器构成N进制计数器时,需要利用清零
端或置数控制端,让电路跳过某些状态来获得N
进制计数器。

3.4 寄存器
3.4.1 基本寄存器 3.4.2 移位寄存器 3.4.3 寄存器的应用
退出

在数字电路中,用来存放二进制数据或代码的电路称 为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码,存放n位二进制 代码的寄存器,需用n个触发器来构成。
按照功能的不同,可将寄存器分为基本寄存器和移位 寄存器两大类。基本寄存器只能并行送入数据,需要 时也只能并行输出。移位寄存器中的数据可以在移位 脉冲作用下依次逐位右移或左移,数据既可以并行输 入、并行输出,也可以串行输入、串行输出,还可以 并行输入、串行输出,串行输入、并行输出,十分灵 活,用途也很广。

3.4.1 基本寄存器
1、单拍工作方式基本寄存器

Q0 Q0 FF0

Q1 Q1 FF1

Q2 Q2 FF2

Q3 Q3 FF3

1D C1 CP

1D C1

1D C1

1D C1

D0

D1

D2

D3

无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP 上升沿到来,加在并行数据输入端的数据D0~D3,就立即被 送入进寄存器中,即有:

Q 3 n 1 Q 2 n 1 Q 1 n 1 Q 0 n 1 D 3 D 2 D 1 D 0

2、双拍工作方式基本寄存器

Q0 Q0

Q1 Q1

Q2 Q2

FF0

FF1

FF2

RD

RD

RD

1DC1

1DC1

1DC1

CP

CR

D0

D1

D2

(1)清零。CR=0,异步清零。即有:

Q3nQ2nQ1nQ0n 0000

(2)送数。CR=1时,CP上升沿送数。即有:

Q3 Q3 FF3
RD 1DC1
D3

Q 3 n 1 Q 2 n 1 Q 1 n 1 Q 0 n 1 D 3 D 2 D 1 D 0
(3)保持。在CR=1、CP上升沿以外时间,寄存器内容将 保持不变。

4位右移 移位寄存器

3.4.2 移位寄存器
1、单向移位寄存器

并行输出

FF0

1D

Di D0 右移

C1

输入
CP 移位时钟脉冲

Q0 FF1
1D Q0 D1 C1
Q0

Q1 FF2
1D Q1 D2 C1
Q1

Q2 FF3
1D Q2 D3 C1
Q2

Q3
Q3 右移 输出
Q3

时 钟 方 程 :C0 P C1 P C2 P C3 P CP
驱动方程: D 0 D i、 D 1 Q 0 n 、 D 2 Q 1 n 、 D 3 Q 2 n
状态方程: Q 0 n 1 D i 、 Q 1 n 1 Q 0 n 、 Q 2 n 1 Q 1 n 、 Q 3 n 1 Q 2 n

FF0

1D

Di D0 右移

C1

输入
CP 移位时钟脉冲

Q0 FF1
1D Q0 D1 C1
Q0

Q1 FF2
1D Q1 D2 C1
Q1

Q2 FF3
1D Q2 D3 C1
Q2

Q3
Q3 右移 输出
Q3

输入
Di CP 1↑ 1  ↑ 1  ↑ 1  ↑

现态
Q0n Q1n Q2n Q3n
0000 1000 1100 1110

次态
Q0n1 Q1n1 Q2n1 Q3n1
1000 1100 1110 1111

说明
连续输入 4个1

4位左移 移位寄存器

并行输出

Q0

Q1

Q2

Q3

左移输出

FF0

FF1

FF2

Di

FF3

左移输入

1D D0 C1

1D Q0 D1 C1

1D Q1 D2 C1

1D

Q2 D3 C1

Q3

CP

Q0

Q1

Q2

Q3

移位时钟脉冲

时 钟 方 程 :C0 P C1 P C2 P C3 P CP
驱动方程: D 0 Q 1 n 、 D 1 Q 2 n 、 D 2 Q 3 n 、 D 3 D i
状态方程: Q 0 n 1 Q 1 n 、 Q 1 n 1 Q 2 n 、 Q 2 n 1 Q 3 n 、 Q 3 n 1 D i

Q0

Q1

Q2

Q3

左移输出

FF0

FF1

FF2

Di

FF3

左移输入

1D D0 C1

1D Q0 D1 C1

1D Q1 D2 C1

1D

Q2 D3 C1

Q3

CP

Q0

Q1

Q2

Q3

移位时钟脉冲

输入
Di CP 1↑ 1  ↑ 1  ↑ 1  ↑

现态
Q0n Q1n Q2n Q3n
0000 1000 1100 1110

次态
Q0n1 Q1n1 Q2n1 Q3n1
0001 0011 0111 1111

说明
连续输入 4个1

单向移位寄存器具有以下主要特点:
(1)单向移位寄存器中的数码,在CP脉冲操 作下,可以依次右移或左移。
(2)n位单向移位寄存器可以寄存n位二进制 代码。n个CP脉冲即可完成串行输入工作,此 后可从Q0~Qn-1端获得并行的n位二进制数码, 再用n个CP脉冲又可实现串行输出操作。 (3)若串行输入端状态为0,则n个CP脉冲后, 寄存器便被清零。

2、双向移位寄存器

Q0

Q1

Q2

Q3

M1

DSR

&

≥1

& ≥1

& ≥1

&

DSL

≥1

FF0

1D D0 C1

Q0

FF1

1D D1 C1

Q1

FF2

1D D2 C1

Q2

FF3

1D D3 C1

Q3

CP

Q0





Q Q Q

n 0
n 1
n 2



1 1 1



M D SR



MQ

n 1

M

Q

n 0



MQ

n 2

M

Q

n 1



MQ

n 3



Q

n 3



1



M

Q

n 2



MD

SL

Q1

M=0时右移




Q Q

n 0
n 1



1 1



D SR

Q

n 0

Q

n 1 2



Q

n 1



Q

n 1 3



Q

n 2

Q2

Q3

M=1时左移




Q Q

n 0
n 1



1 1



Q

n 1

Q

n 2

Q

n 1 2



Q

n 3



Q

n 3

1



D SL

VCC Q0 Q1 Q2 Q3 CP M1 M0

16 15 14 13 12 11 10 9 74LS194
12345678

CR CP DSR

Q0 Q1 Q2 Q3 74LS194

M1 M0 DSL

CR DSR D0 D1 D2 D3 DSL GND (a) 引脚排列图

3、集成 双向移 位寄存
器 74LS194

CR M 1 M 0 CP
0 × ×× 1 0 0× 10 1↑ 11 0↑ 11 1×

D0 D1 D2 D3 (b) 逻辑功能示意图
工作状态
异步清零 保持 右移 左移 并行输入

3.4.3 寄存器的应用

1、环形计数器

Q0

Q1

Q2

Q3

FF0

FF1

FF2

FF3

1D D0 C1

1D Q0 D1 C1

1D

1D

Q1 D2 C1

Q2 D3 C1

Q3

CP
结构特点

Q0

Q1

Q2

Q3

D0 Qnn1 即将FFn-1的输出Qn-1接到FF0的输入端D0。

工 根据起始状态设置的不同,在输入计数脉冲CP的作用下, 作 环形计数器的有效状态可以循环移位一个1,也可以循环移 原 位一个0。即当连续输入CP脉冲时,环形计数器中各个触发 理 器的Q端或端,将轮流地出现矩形脉冲。

能自启动的4位环形计数器

&

FF0

FF1

FF2

FF3

1D D0 C1

1D Q0D1 C1

1D Q1D2 C1

1D

Q2D3 C1

Q3

CP

Q0

Q1

Q2

Q3

排列顺序: Q0nQ1nQ2nQ3n

1111 0000→1000→0100←1001







↑  ↓

图 1110→0111→0011→0001←0010←0101←1011



1100→0110←1101

Q0 Q1 Q2 Q3

G1

由74LS194

&

构成的能自

1

启动的4位

CR CP

74LS194

M1

&

M0

1 G2

启动 信号

环形计数器

DSR

DSL

D0 D1 D2 D3

011 1 (a) 逻 辑 电 路 图

CP

Q0

时 序

Q1



Q2

Q3

(b) 时 序 图

2、扭环形计数器

Q0

Q1

Q2

Q3

FF0

FF1

FF2

FF3

1D D0 C1

1D Q0 D1 C1

1D Q1 D2 C1

1D

Q2 D3 C1

Q3

CP

Q0

Q1

Q2

Q3

结构特点 D0 Qnn1 即将FFn-1的输出Qn-1接到FF0的输入端D0。

排列顺序: Q0nQ1nQ2nQ3n

态 0000→1000→1100→1110 0100→1010→1101→0110

图 ↑ 有效循环 ↓

↑  无效循环 ↓

0001←0011←0111←1111 1001←0010←0101←1011

能自启动的4位扭环形计数器

&

&

FF0

FF1

FF2

FF3

1D D0 C1

1D Q0 D1 C1

1D Q1 D2 C1

1D

Q2 D3 C1

Q3

CP

Q0

Q1

Q2

Q3

(a) 逻辑图

排列顺序: Q0nQ1nQ2nQ3n
0000→1000→1100→1110←1101←1010←0100←1001←0010

↑ 有效循环 ↓



0001←0011←0111←1111

0101←1011←0110

(b) 状态图

本节小结:
寄存器是用来存放二进制数据或代码的电路, 是一种基本时序电路。任何现代数字系统都必须把 需要处理的数据和代码先寄存起来,以便随时取用。
寄存器分为基本寄存器和移位寄存器两大类。 基本寄存器的数据只能并行输入、并行输出。移位 寄存器中的数据可以在移位脉冲作用下依次逐位右 移或左移,数据可以并行输入、并行输出,串行输 入、串行输出,并行输入、串行输出,串行输入、 并行输出。
寄存器的应用很广,特别是移位寄存器,不仅 可将串行数码转换成并行数码,或将并行数码转换 成串行数码,还可以很方便地构成移位寄存器型计 数器和顺序脉冲发生器等电路。

3.5 顺序脉冲发生器
3.5.1 计数型顺序脉冲发生器 3.5.2 移位型顺序脉冲发生器
退出

在数字电路中,能按一定时间、一定顺序轮流输出脉冲 波形的电路称为顺序脉冲发生器。
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一 般由计数器(包括移位寄存器型计数器)和译码器组成。 作为时间基准的计数脉冲由计数器的输入端送入,译码 器即将计数器状态译成输出端上的顺序脉冲,使输出端 上的状态按一定时间、一定顺序轮流为1,或者轮流为0。 前面介绍过的环形计数器的输出就是顺序脉冲,故可不 加译码电路即可直接作为顺序脉冲发生器。
3.5.1 计数器型顺序脉冲发生器
计数器型顺序脉冲发生器一般用按自然态序计数的二 进制计数器和译码器构成。

Y0

Y1

&

&





Q0 FF0

Q0



1 1J C1 1K

Y2 &

Y3 &

Q1

FF1

Q1

1J C1 1K

CP

计数器

CP

Q0

Q0n1 Q0n

Q1

Q1n1 Q0nQ1n Q0nQ1n Y0

Y1

时序图

Y2

Y3

译码器



Y

0

Y1



Q 1nQ

Q

n 1

Q

n 0
n 0

Y2



Q

n 1

Q

n 0



Y

3



Q

n 1

Q

n 0

用集成计数器74LS163和集成3线-8线译码 器74LS138构成的8输出顺序脉冲发生器。

1 74LS163

CP

74LS138

LD

ST A

Y0

Y0

CR

ST B

Y1

Y1

CTT

ST C

Y2

Y2

CTP

Y3

Y3

Y4

Y4

Q0

Y5

Y5

D0

Q1

Y6

Y6

D1

Q2

D2

Q3

Y7

Y7

D3

CO

计数器

译码器

3.5.2 移位型顺序脉冲发生器

移位型顺序脉冲发生器由移位寄存器型计数器加译码电路 构成。其中环形计数器的输出就是顺序脉冲,故可不加译 码电路就可直接作为顺序脉冲发生器。

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

&

&

&

&

&

&

&

&

Q0 FF0 Q0 Q1 FF1 Q1 Q2 FF2 Q2 Q3 FF3 Q3

1D C1 CP
& &

1D C1

1D C1

1D C1

CP
Q0 Q1 Q2 时 Q3 序 Y0 图 Y1 Y2 Y3 Y4 Y5 Y6 Y7

本节小结:
在数控装置和数字计算机中,往往需要机器按照 人们事先规定的顺序进行运算或操作,这就要求机 器的控制部分不仅能正确地发出各种控制信号,而 且要求这些控制信号在时间上有一定的先后顺序。 通常采取的方法是,用一个顺序脉冲发生器来产生 时间上有先后顺序的脉冲,以控制系统各部分协调 地工作。
顺序脉冲发生器分计数型和移位型两类。计数型 顺序脉冲发生器状态利用率高,但由于每次CP信号 到来时,可能有两个或两个以上的触发器翻转,因 此会产生竞争冒险,需要采取措施消除。移位型顺 序脉冲发生器没有竞争冒险问题,但状态利用率低。

3.6 随机存取存 储器(RAM)
3.6.1 RAM的结构 3.6.2 RAM容量的扩张
退出

3.6.1 RAM的结构
RAM是由许许多多的基本寄存器组合起来构成的大 规模集成电路。RAM中的每个寄存器称为一个字, 寄存器中的每一位称为一个存储单元。寄存器的个数 (字数)与寄存器中存储单元个数(位数)的乘积, 叫做RAM的容量。按照RAM中寄存器位数的不同, RAM有多字1位和多字多位两种结构形式。在多字1 位结构中,每个寄存器都只有1位,例如一个容量为 1024×1位的RAM,就是一个有1024个1位寄存器的 RAM。多字多位结构中,每个寄存器都有多位,例 如一个容量为256×4位的RAM,就是一个有256个4 位寄存器的RAM。

用以决定访问 哪个字单元

地 址 码 输 入

… …

地 址 译 码 器

… …

片选 读/写控制 输入/输出
读出及写入 数据的通道

读/写控制电路
用以决定芯 片是否工作

由大量寄存器 构成的矩阵
存储矩阵
用以决定对 被选中的单元 是读还是写

存储单元

容量为256×4 RAM的存储矩阵

8根列选择线

Y0

Y1

  …   

Y7

32 X0

根 行

X1

选 X2

择…
线

X31

每根行选择线选择一行

每根列选择线选择一个字列

Y1=1,X2=1,位于X2和Y1交叉处 的字单元可以进行读出或写入操作,
而其余任何字单元都不会被选中。

1024个存储单元排成 32行×32列的矩阵

地址的选择通过地址译码器来实现。地址译码器由行译码器 和列译码器组成。行、列译码器的输出即为行、列选择线, 由它们共同确定欲选择的地址单元。

0 A5

0 A6

1 A7

列译码器

A0 A1 A2 A3

0 0 0 1

行 译 码 器

X0 X1 X2


Y0

A4 0

X31

Y1



Y7

256×4 RAM存储矩阵中,256个字需要8位地址码A7~A0。其中 高3位A7~A5用于列译码输入,低5位A4~A0用于行译码输入。 A7~A0=00100010时,Y1=1、X2=1,选中X2和Y1交叉的字单元。

集成2kB×8位RAM6116

写入控制端

输出使能端

片选端

VDD A8 A9 WE OE A10 CS D7 D6 D5 D4 D3

24 23 22 21 20 19 18 17 16 15 14 13 6116
1 2 3 4 5 6 7 8 9 10 11 12
A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND
A 0 ~ A 1 0 : 地 址 码 输 入 端 , D 0 ~ D 7 : 数 码 输 出 端 。

3.6.2 RAM容量的扩展
输入/输出(I/O)分开 使用作为字的各个位线

I/O0


I/O1





I/O

I/O



1024×1RAM(0)

1024×1RAM(1)



A0 A1
A9 R/W CS

A0A1 …A9R/WCS


A0A1 …A9R/WCS

将地址线、读/写线和 片选线对应地并联在一起

I/O7
I/O 1024×1RAM(7) A0A1 …A9R/WCS

输入/输出(I/O)线并联

字 扩 展

I/O0 I/O1 I/O2 I/O3 1k×4RAM (0)

A0 A1
A9 R/W A10 A11 A12

A0 A1 … A9 R/W CS




I/O0 I/O1 I/O2 I/O3

1k×4RAM (1)



A0 A1 … A9 R/W CS

I/O3 I/O2 I/O1 I/O0
I/O0 I/O1 I/O2 I/O3 1k×4RAM (7)
A0 A1 … A9 R/W CS


Y0Y1Y2Y3Y4Y5Y6 Y7 3 线-8 线译码器 A0 A1 A2

要增加的地址线A10~A12 与译码器的输入相连, 译码器的输出分别接至 8片RAM的片选控制端

本节小结:
随机存取存储器(RAM)可以在任意时刻、对 任意选中的存储单元进行信息的存入(写入)或取出 (读出)操作。与只读存储器ROM相比,RAM最大 的优点是存取方便,使用灵活,既能不破坏地读出所 存信息,又能随时写入新的内容。其缺点是一旦停电, 所存内容便全部丢失。
RAM由存储矩阵、地址译码器、读/写控制电 路、输入/输出电路和片选控制电路等组成。实际上 RAM是由许许多多的基本寄存器组合起来构成的大规 模集成电路。
当单片RAM不能满足存储容量的要求时,可以 把若干片RAM联在一起,以扩展存储容量,扩展的 方法有位扩展和字扩展两种,在实际应用中,常将两 种方法相互结合来达到预期要求。

第13章 数模和模数转换
学习要点: ? 数模和模数转换的基本原理

第5章 数模和模数转换
5.1 概述 5.2 D/A转换器 5.3 A/D转换器
退出

5.1 概述
能将模拟量转换为数字量的电路称为模数转换器,简称 A/D转换器或ADC;能将数字量转换为模拟量的电路称为 数模转换器,简称D/A转换器或DAC。ADC和DAC是沟通 模拟电路和数字电路的桥梁,也可称之为两者之间的接口。

数 字 控 制 计 算 机

DAC

多 路 开 关

功率放大


执行机构


功率放大 执行机构

加热炉

加热炉

ADC

多 路 开 关

信号放大

信号放大

温度传感器

温度传感器

5.2 D/A转换器
5.2.1 D/A转换器的基本原理 5.2.2 D/A转换器的构成 5.2.3 集成D/A转换器及其应用
退出

5.2.1 D/A转换器的基本原理

1 . D / A 转 换 器 的 基 本 原 理 和 转 换 特 性
基 将输入的每一位二进制代码按其权的大小转 本 换成相应的模拟量,然后将代表各位的模拟 原 量相加,所得的总模拟量就与数字量成正比, 理 这样便实现了从数字量到模拟量的转换。

d0 输 入 d1



dn- 1

D/A

uo或io 输 出

u o K u ( d n 1 2 n 1 d n 2 2 n 2 d 1 2 1 d 0 2 0 )

uo(V)

7

转 换

6 5 4



3



2

1

D

0

000 001 010 011 100 101 110 111

D/A转换器的转换特性,是指其输出模拟量和输入数字量之 间的转换关系。图示是输入为3位二进制数时的D/A转换器的 转换特性。理想的D/A转换器的转换特性,应是输出模拟量 与输入数字量成正比。即:输出模拟电压 uo=Ku×D或输出模
拟电流io=Ki×D。其中Ku或Ki为电压或电流转换比例系数,D
为输入二进制数所代表的十进制数。如果输入为n位二进制 数dn-1dn-2…d1d0,则输出模拟电压为:
u o K u ( d n 1 2 n 1 d n 2 2 n 2 d 1 2 1 d 0 2 0 )

2 . D / A 转 换 器 的 主 要 技 术 指 标
(1)分辨率 分辨率用输入二进制数的有效位数表示。在分辨率为n位的
D/A转换器中,输出电压能区分2n个不同的输入二进制代码状 态,能给出2n个不同等级的输出模拟电压。
分辨率也可以用D/A转换器的最小输出电压与最大输出电压 的比值来表示。10位D/A转换器的分辨率为:
11 0.001
2101 1023
(2)转换精度 D/A转换器的转换精度是指输出模拟电压的实际值与理想值
之差,即最大静态转换误差。 (3)输出建立时间
从输入数字信号起,到输出电压或电流到达稳定值时所需要 的时间,称为输出建立时间。

5.2.2 D/A转换器的构成

1 . 二 进 制 权 电 阻 网 络 D / A 转 换 器

+VREF

IREF R

I3 2R I2 4R I1 8R I0

S3

S2

S1

S0

i

iF RF



uo +

d3

d2

d1

d0

不论模拟开关接到运算放大器的反相输入端(虚地)还是接到地, 也就是不论输入数字信号是1还是0,各支路的电流不变的。

I0 V 8 R R EF I1 V 4 R R EF I2 V 2 R R EF I3 V R R EF

+VREF

IREF R

I3 2R I2 4R I1 8R I0

S3

S2

S1

S0

i

设RF=R/2
iF RF
- uo
+

d3

d2

d1

d0

i I0d0 I1d1 I2d2 I3d3 V8RREFd0 V4RREFd1 V2RREFd2 VRREFd3

V2R3ERF(d3 23 d2 22 d1 21 d0 20)

u o R F i F R 2 i V 2 R 4( d E 3 2 F 3 d 2 2 2 d 1 2 1 d 0 2 0 )

2 . 倒 T 型 电 阻 网 络 D / A 转 换 器

A

IREF

I'3

+VREF

B

C

R I'2 R I'1

D

R

I'0

2R

I3 2R

I2 2R

I1 2R

I0 2R

S3

S2

S1

S0

iF RF



i

uo

+

d3

d2

d1

d0

①分别从虚线A、B、C、D处向右看的二端网络等效电阻都是R。 ②不论模拟开关接到运算放大器的反相输入端(虚地)还是接 到地,也就是不论输入数字信号是1还是0,各支路的电流不变。

从 参 考 电 压 端 输 入 的 电 流 为 : I R E V R R FE

A

IREF

I'3

+VREF

B

C

R I'2 R I'1

D

R

I'0

I3

I2

I1

I0

2R

2R

2R

2R

2R

S3

S2

S1

S0

iF RF



i

uo

+

d3

d2

d1

d0

I REF



VREF R

I3 1 2IR E FV2RRE F I18 1IR E FV8RRE F

I2 1 4IR E FV4RRE F I0 116IR E FV 1R6 RE F

A

IREF

I'3

+VREF

B

C

R I'2 R I'1

D

R

I'0

I3

I2

I1

I0

2R

2R

2R

2R

2R

S3

S2

S1

S0

iF RF



i

uo

+

d3

d2

d1

d0

i I0d0 I1d1 I2d2 I3d3

(116d0 81d1 14d2 12d3)VRREF

V2R4ERF(d3 23 d2 22 d1 21 d0 20)

u o R F i F R F i V R 2 4 R R F E ( d 3 F 2 3 d 2 2 2 d 1 2 1 d 0 2 0 )

NC GND
VEE Io D7 D6 D5 D4

5.2.3 集成D/A转换器及其应用

1

16

2

15

3

14

4

13

DAC0808

5

12

6

11

7

10

8

9

(a) 引脚排列图

COP

D0

VREF(-) D1

VREF(+)

D2 D3

VCC

D4

D0

D5

D1

D6 D7

D2

D3

VCC(+5V)

2.4kΩ

5 13 14

6

2.4k+Ω VREF(+5V)

7

15

8 9 DAC0808 2

10 11

4

Io

12 3 16

0.1μF

RL

VEE(-5V)

(b) D/A 转换电路

本节小结:
D/A转换器的功能是将输入的二进制数字信 号转换成相对应的模拟信号输出。D/A转换器根 据工作原理基本上可分为二进制权电阻网络D/A 转换器和T型电阻网络D/A转换器两大类。由于T 型电阻网络D/A转换器只要求两种阻值的电阻, 因此最适合于集成工艺,集成D/A转换器普遍采 用这种电路结构。
如果输入的是n位二进制数,则D/A转换器 的输出电压为:
u o V 2 R n( E d n 1 F 2 n 1 d n 2 2 n 2 d 1 2 1 d 0 2 0 )

5.3 A/D转换器
5.3.1 A/D转换器的基本原理 5.3.2 A/D转换器的构成
5.3.3 集成A/D转换器及其应用 退出

5.3.1 A/D转换器的基本原理
1 . A / D 转 换 器 的 基 本 原 理

CPS

ui(t)

S

C

us(t)

dn-1

ADC的数字 …

化编码电路

d1

d0

数字量输出 (n位)

ADC 输入模拟电压采样-保持电路 采样展宽信号
模拟电子开关S在采样脉冲CPS的控制下重复接通、断开的 过程。S接通时,ui(t)对C充电,为采样过程;S断开时,C 上的电压保持不变,为保持过程。在保持过程中,采样的 模拟电压经数字化编码电路转换成一组n位的二进制数输出。

2 -



ui

A1 +

S

uC

- +A2

开关驱 CH

动电路

采样脉冲(fS) (a) 电路图

uo, ui
uo

ui uo

0 t0t1t2t3t4t5t6t7t8t9t10t11 t (b) 波形图

t0时刻S闭合,CH被迅速充电,电路处于采样阶段。由于两个放 大器的增益都为1,因此这一阶段uo跟随ui变化,即uo=ui。t1时 刻采样阶段结束,S断开,电路处于保持阶段。若A2的输入阻抗 为无穷大,S为理想开关,则CH没有放电回路,两端保持充电时 的最终电压值不变,从而保证电路输出端的电压uo维持不变。
采 样 定 理 : fs 2 fimax

3 . A / D 转 换 器 的 主 要 技 术 指 标
(1)分辨率 A/D转换器的分辨率用输出二进制数的位数表示,位数越多, 误差越小,转换精度越高。例如,输入模拟电压的变化范围 为 0 ~ 5V , 输 出 8 位 二 进 制 数 可 以 分 辨 的 最 小 模 拟 电 压 为 5V×2-8=20mV;而输出12位二进制数可以分辨的最小模拟 电压为5V×2-12≈1.22mV。 (2)相对精度 在理想情况下,所有的转换点应当在一条直线上。相对精度 是指实际的各个转换点偏离理想特性的误差。 (3)转换速度 转换速度是指完成一次转换所需的时间。转换时间是指从接 到转换控制信号开始,到输出端得到稳定的数字输出信号所 经过的这段时间。

R /2 R R R
ui R R R
R /2

VREF 比较器

-C +

7

-C +

6

-C +

5

-C +

4

-C +

3

-C +

2

-C +

1

CP

寄 存 器 5.3.2编 码 器A/D转换器的构成

1D

C1 FF7

Q1 7. 并 联 比 较 型 A / D d 2 转 0较≤换 器ui<器 输V出RE全F/1为40时,,C7P个到来比

1D

C1

Q6

FF6 1D

Q5

&

后,7个触发器都置0。 经编码器编码后输出的 二 进 制 代 码 为 d2d1d0 =

C1

000。

FF5 1D

Q4

C1

Q4

&

FF4 1D

Q3

&

C1

FF3 1D

Q2

C1

Q2

FF2 1D

Q1

&

d 1 VREF/14≤ui < 3VREF/14 时 ,

&

7个比较器中只有C1输出

为1,CP到来后,只有触

发 器 FF1 置 1 , 其 余 触 发 器仍为0。经编码器编码

后输出的二进制代码为

& d 0 d2d1d0=001。

C1 FF1

R /2 R R R
ui R R R
R /2

VREF 比较器

-C +

7

-C +

6

-C +

5

-C +

4

-C +

3

-C +

2

-C +

1

CP

寄存器

1D

Q7 C1

FF7

1D

C1

Q6

FF6 1D

Q5

C1

FF5 1D

Q4

C1

Q4

FF4 1D

Q3

C1

FF3 1D

Q2

C1

Q2

FF2 1D

Q1

C1 FF1

编码器
& & & &

3VREF/14 ≤ui < 5VREF/14 时,比较器C1、C2输出 d 2 为1,CP到来后,触发

器FF1、FF2置1。经编码 器编码后输出的二进制

代码为d2d1d0=010。

5VREF/14≤ui < 7VREF/14

&

d1

时 , 比 较 器 C1 、 C2 、 C3输出为1,CP到来后,

触发器FF1、 FF2、 FF3

置1。经编码器编码后

输出的二进制代码为

d2d1d0=011。

d 0 依此类推,可以列出ui

&

为不同等级时寄存器的

状态及相应的输出二进

制数。

输入模拟电压

ui

(0

~

1 14

)V

REF

(

1 14

~

3 14

)V

REF

(

3 14

~

5 14

)V

REF

(

5 14

~

7 14

)V

REF

(

7 14

~

9 14

)V

REF

(

9 14

~

11 14

)V

REF

( 11 14

~

13 14

)V

REF

( 13 14

~

1)V REF

寄存器状态 Q 7 Q6 Q5 Q4 Q2 Q2 Q1 0 0 00 0 0 0 0000 001 0000 011 0000 111 000111 1 0011 111 0111 111 1111 111

输出二进制数 d 2 d 1 d0 00 0 00 1 01 0 01 1 10 0 10 1 11 0 11 1

2 . 逐 次 逼 近 型 A / D 转 换 器


理 框 顺 序 脉 冲 图 发 生 器

输 出 数 字 量 输 入 模 拟 电 压

逐 次 逼 近 寄 存 器

ui
D/A 转 换 器 uo

电 压 比 较 器

转换开始前先将所有寄存器清零。开始转换以后,时钟脉冲

首先将寄存器最高位置成1,使输出数字为100…0。这个数

基 本 原 理

码被D/A转换器转换成相应的模拟电压uo,送到比较器中与ui 进行比较。若ui>uo,说明数字过大了,故将最高位的1清除; 若ui<uo,说明数字还不够大,应将这一位保留。然后,再 按同样的方式将次高位置成1,并且经过比较以后确定这个1

是否应该保留。这样逐位比较下去,一直到最低位为止。比

较完毕后,寄存器中的状态就是所要求的数字量输出。

ui

uo

-+ C

uc=

=1(ui< uo) uc =0(ui≥uo)

3位逐次逼近型A/D转换器

3 位 D/A 转换器

FFA Q 1S C1 1R

FFB Q 1S C1 1R

FFC Q 1S C1 1R

≥1 G4

≥1 G5

G1

G2

G3

&

&

&

& d2(22)

G6 &

d1(21)

G7 &

d0(20)

G8

FF1

FF2

FF3

FF4

FF5

CP

1D C1

Q1

1D C1

Q2

1D C1

Q3

1D C1

Q4

1D C1

Q5

工作原理
转换开始前,先使Q1=Q2=Q3=Q4=0,Q5=1,第一个CP到来 后,Q1=1,Q2=Q3=Q4=Q5=0,于是FFA被置1,FFB和FFC被置0。 这时加到D/A转换器输入端的代码为100,并在D/A转换器的输 出端得到相应的模拟电压输出uo。uo和ui在比较器中比较,当若 ui<uo时,比较器输出uc=1;当ui≥uo时,uc=0。
第 二 个 CP 到 来 后 , 环 形 计 数 器 右 移 一 位 , 变 成 Q2=1 , Q1=Q3=Q4=Q5=0,这时门G1打开,若原来uc=1,则FFA被置0, 若原来uc=0,则FFA的1状态保留。与此同时,Q2的高电平将 FFB置1。
第三个CP到来后,环形计数器又右移一位,一方面将FFC 置1,同时将门G2打开,并根据比较器的输出决定FFB的1状态 是否应该保留。
第四个CP到来后,环形计数器Q4=1,Q1=Q2=Q3=Q5=0,门 G3打开,根据比较器的输出决定FFC的1状态是否应该保留。
第五个CP到来后,环形计数器Q5=1,Q1=Q2=Q3=Q4=0, FFA、FFB、FFC的状态作为转换结果,通过门G6、G7、G8送出。

3 . 双 积 分 型 A / D 转 换 器

基本原理:对输入模拟电压和基准电压进行两次积分,先对输入 模拟电压进行积分,将其变换成与输入模拟电压成正比的时间间 隔T1,再利用计数器测出此时间间隔,则计数器所计的数字量就 正比于输入的模拟电压;接着对基准电压进行同样的处理。

原理电路

S2

输入模拟电压

ui
-VREF

S1 R

基准电压

C
- +
积分器

uo -

=1(uo≤0) CO= =0(uo>0)

+ 比较器 CO

逻辑 控制门

定时器

n 位二进制计数器

dn-1 dn-2

d0

n 位二进制数字输出

&

CP

时钟输入

控制门 G

TC

输入模拟电压

ui
-VREF

S1 R

基准电压

S2
C
- +
积分器

uo -

=1(uo≤0) CO= =0(uo>0)

+ 比较器

CO

逻辑 控制门

定时器

n 位二进制计数器

dn-1 dn-2

d0

n 位二进制数字输出

&

CP

时钟输入

控制门 G

TC

2n N2 VREF Ui

5.3.3 集成A/D转换器及应用

+5V

+5V

输入模 拟电压
ui

0~5V

(6) U in (+)
(7) U in (-)
(8) AGND

(20)

(18) 1kΩ

VCC

D0 (17) 1kΩ

D1 (16)

1kΩ

D2 (15) 1kΩ

ADC0801 空 脚 (9) U RE F/2
(19)

D3 (14) 1kΩ D4 (13) 1kΩ

调节时 钟频率

1

R 0k

Ω

C 150p F

CLKR
(4) CL K in
(1) CS

D5 (12) 1kΩ D6 D7 (11) 1kΩ
LED

(2) RD

(3) WR

(10)

(5)

DGND

INTR

本节小节:
A/D转换器的功能是将输入的模拟信号转换成一 组多位的二进制数字输出。不同的A/D转换方式具有 各自的特点。并联比较型A/D转换器转换速度快,主 要缺点是要使用的比较器和触发器很多,随着分辨 率的提高,所需元件数目按几何级数增加。双积分 型A/D转换器的性能比较稳定,转换精度高,具有很 高的抗干扰能力,电路结构简单,其缺点是工作速 度较低,在对转换精度要求较高,而对转换速度要 求较低的场合,如数字万用表等检测仪器中,得到 了广泛的应用逐次逼近型A/D转换器的分辨率较高、 误差较低、转换速度较快,在一定程度上兼顾了以 上两种转换器的优点,因此得到普遍应用。


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